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介绍一种实现并行BCH编码器的设计方法，并基于TSMC0．181amCMOS工艺设计了用于高速光通信FEC（前向纠错）级联码的并行BCH（2184，2040）编码器。采用树型结构减少逻辑层次，选择适当的共享子表达式减少逻辑门的数量，并用限制共享子表达式的最大个数和负载均衡方法降低BCH长码的扇出瓶颈影响，减少关键路径的延时，提高工作速度。优化设计的并行BCH（2184，2040）编码器可以实现2．5Gb／s的数据吞吐率。