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提出了一种高速单片数字相关器VLSI结构设计方法，结合扩频解扩芯片的实际需要，设计了包含16路数字相关器、集成规模达20万门的试验芯片，采用0.5μm三层金属CMOS工艺制造。测试表明，在3.3V工作电压和60MHz工作频率下，芯片的各项性能均达到设计要求。
高速单片数字相关器VLSI结构研究
【摘 要】
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提出了一种高速单片数字相关器VLSI结构设计方法，结合扩频解扩芯片的实际需要，设计了包含16路数字相关器、集成规模达20万门的试验芯片，采用0.5μm三层金属CMOS工艺制造。测试表
【机 构】
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北京微电子技术研究所,
【出 处】
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半导体技术
【发表日期】
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2004年期
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