【摘 要】
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针对时钟分频系数较大的情况下,传统电路实现分频需要大量的寄存器,导致芯片功耗和面积增加的问题,提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案.基于HHGrac
【机 构】
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湘潭大学物理与光电工程学院,湖南湘潭411105;微光电与系统集成湖南省工程实验室,湖南湘潭411105
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针对时钟分频系数较大的情况下,传统电路实现分频需要大量的寄存器,导致芯片功耗和面积增加的问题,提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案.基于HHGrace 0.11 μm ULL工艺,通过采用所提出的方案和使用Design Compiler工具,完成了高精度Σ-△ADC芯片中数字集成电路的逻辑综合.结果表明,使用该方案得到的数字IC的功耗为132.627 μW.与传统方案相比,功耗降低了38.88%,面积缩小了2.7%.与门控时钟综合方案相比,功耗降低了25.43%.
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