【摘 要】
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为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化
【机 构】
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东南大学集成电路学院,南通大学电子信息学院
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为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。该参数化设计实例包括了由IP核的输入参数配置生成的一个单精度浮点乘法运算模块,具有四级流水线,带时钟使能端,并与IEEE754兼容。经现场可编程门阵列(Field Programmable Gate Array,FPGA)验证,结果表明参数化的设计方法使得IP核具有可重配置、可复用的优点。
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