【摘 要】
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文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链的版图设计,尺寸为1146×647μm2,并对分频器进行仿真实验,在20 G Hz的输入信号下,得到156.25 M Hz的信号输出,实现128分频.最后进行系统仿真,将该分频器链应用到锁相
【机 构】
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合肥工业大学 电子科学与应用物理学院,安徽 合肥 230601;中国电子科技集团公司 第三十八研究所,安徽 合肥 230088
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文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链的版图设计,尺寸为1146×647μm2,并对分频器进行仿真实验,在20 G Hz的输入信号下,得到156.25 M Hz的信号输出,实现128分频.最后进行系统仿真,将该分频器链应用到锁相环(phase locked loop,PLL)系统的反馈回路中,当输入参考信号为156.25 M Hz时,经过400 ns后PLL进入锁定状态,输出信号频率为20 GHz,实现了128倍的频率放大.
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