【摘 要】
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本文提出了一种在《计算机系统结构》课程实验中静态流水线CPU的设计方案,此方案采用现场可编程门阵列(FPGA)系统以《计算机组成原理》课程实验实现的单周期CPU为基础进行再
【机 构】
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同济大学电子与信息工程学院计算机科学与技术系;
【基金项目】
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2017教育部-美国DIGILENT公司产学合作协同育人项目(项目编号:201702015017)
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本文提出了一种在《计算机系统结构》课程实验中静态流水线CPU的设计方案,此方案采用现场可编程门阵列(FPGA)系统以《计算机组成原理》课程实验实现的单周期CPU为基础进行再开发,完成对多功能静态流水线CPU的设计与实现以及性能分析。该方案是一个五级流水线32位MIPS设计,在NEXYS 4开发板上进行了实验。学生们在该方案的指导下对静态流水线CPU有了全面深入的认知,同时,设计并实现了多功能静态流水线CPU。
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