【摘 要】
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随着高速数据传输业务的快速发展,人们对信息传输的质量和速率要求越来越高,高速LDPC码编译码器在通信系统中的应用需求更加强烈。在节约硬件资源的前提下,为最大限度的降低
【机 构】
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国防科学技术大学电子科学与工程学院,中国人民武装警察8645部队,西北工业大学电子信息学院
【基金项目】
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国家自然科学基金项目（61501479）
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随着高速数据传输业务的快速发展,人们对信息传输的质量和速率要求越来越高,高速LDPC码编译码器在通信系统中的应用需求更加强烈。在节约硬件资源的前提下,为最大限度的降低编码时延、提高编码器速率,本文从编码算法的通用性出发,将一致校验矩阵通过行列置换和高斯消元,使每个校验位的运算只与预处理后矩阵的对应行相关,具备了可以灵活并行处理的结构。在编码器的硬件设计上,本文提出了一种校验位并行分步运算的编码器架构,通过同时计算所有校验位,分步处理单个校验位,有效地降低了硬件实现复杂度,缩短了关键路径时延,提高了编码速率
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