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文章设计了一种高速Viterbi译码器,该设计基于卷积码编码及其Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器.仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化.
一种高速Viterbi译码器的优化设计及Verilog实现
【摘 要】
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文章设计了一种高速Viterbi译码器,该设计基于卷积码编码及其Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器.仿
【机 构】
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暨南大学电子工程系固体电子技术与专用集成电路实验室
【出 处】
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微电子学与计算机
【发表日期】
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2005年2期
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