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通过分析异步FIFO的基本结构和工作原理，以降低亚稳态的出现频率、充分利用异步FIFO的内存资源为主要目的，提出一种在FPGA内部实现的异步FIFO设计方法。本文在传统设计的基础上提出一种新颖的电路结构来准确判断空／满标志位的产生，即检测加计数器的方法；并用QuartusⅡ对其进行仿真，得到了比较好的性能。