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DDR内存从一开始发展到现在，已经经历了4代时间。从早期替代RDRAM和SDRAM开始，DDR就凭借其出色的性能、较低的成本、可靠的物理设计等优点脱颖而出，逐渐发展成为目前最主流的内存配置方案。在经历了4代发展后，现在DDR内存来到了第五代。本刊之前也多次介绍过DDR5内存的相关信息，但和早期还停留在设计方案、制订技术白皮书的阶段不同，现在DDR5内存的技术规范已经非常成熟、全面，产品即将推出，那么，在这个阶段的DDR5内存，又带来了哪些不同以往的新特性和新内容呢？今天我们就带你一起来解读一下。
在今年的CES上，英特尔透露了全新的第十二代酷睿系列处理器产品：Alder Lake，其中特别提到新的处理器将不再支持之前的DDR4内存，而是改为支持全新的DDR5。同时，Alder Lake的规格和部分测试成绩的流出，也在向我们暗示除了英特尔处理器端正在热火朝天地准备产品外，内存端的DDR5可能也已经接近最后上市。实际上，相关内存标准执行的协会JEDEC在2020年7月的时候发布了全新的DDR5 SDRAM的最终规范，正是在这个规范的指引下，DDR5的诸多特性包括基本运行原理、频率、容量、ABC不同等级才最终确定。和本刊之前对DDR5介绍有所不同的是，这—次，我们面对的将是最终版，包括最后发布的DDR5规范和即将量产的DDR5内存，DDR5真的要来了！
DDR5基本技术规格
DDR5在早期计划中是准备在2018年发布的，但是各种各样的原因导致其延后2年才最终定下规范。不过无论如何延期，DDR5在技术特性和对行业的影响力方面都是非常大的。在最终规范中，DDR5的使命和之前所有进行过的内存代次替换一样，那就是提供更高的带宽和更大的数据密度。更具体一些来说的话，那就是JEDEC希望DDR5相比DDR4能够带来翻倍的带宽和数据密度，比如最大内存速度至少要达到6.4Gbps，单个封装的LRDIMM DDR5内存的最终容量可以达到2TB。
数据密度：大幅度提升
DDR5最显著的变化在于数据密度的大幅度提升。相比DDR4最大单颗容量仅为16Gbit，也就是大约2GB，DDR5允许的单颗颗粒最大容量为64Gbit也就是8GB，是DDR4的4倍。另外，如果考虑芯片堆叠技术的话，每个芯片上最多可以堆叠8层，那么8层堆叠芯片的容量将达到64GB，这样一个拥有40个堆叠颗粒的LRDIMM DDR5内存的容量将达到2560GB也就是2TB。即使是面向普通用户的DDR5无缓冲DIMM内存，采用非堆叠颗粒的话，在典型的双面颗粒的配置下，其内存容量也可以轻松达到128GB。
不过，这样的高密度需要依靠制造工艺的发展，在DDR5整个技术生命周期的末期人们可能会达到这样的密度，当前的技术依旧还只能制造出8Gbit和16Gbit的颗粒。因此在一般产品中，人们会看到DDR5内存的速度提升相当显著，但是容量提升不那么明顯，这需要工艺的持续改进才有望实现。不过无论如何，新的规范大大拓展了这个上限。
数据带宽：继续翻倍
DDR5的另一个重要升级是将数据带宽翻倍，这在之前本刊介绍DDR5的文章中也有详细的解读。一般来说，JEDEC会使得新一代的内存最低带宽和上一代内存最高带宽相同，而新一代内存的最高带宽达到上代产品的2倍。比如DDR3的最高带宽为1.6Gbps，DDR4则是1.6～3.2Gbps。DDR5则从3.2Gbps起步，最终会达到6.4Gbps。当然这些数据仅仅是规范中设定的情况，实际上DDR4内存目前已经有远超过3.2Gbps的产品出现，未来DDR5的实际产品也可能远远超过6.4Gbps。
当然，这些所有有关数据带宽和传输速率的描述都是等效值。由于构成内存的电容器和晶体管的时钟频率依旧维持在较低的、大约为几百MHz的水平，因此一直以来人们都通过不断地增加并行等级来实现等效数据传输频率的提升。DDR5最大的变化来自于单个DIMM通道被分为2个独立的通道。这一点和LPDDR4以及GDDR6中进行的改变类似。单根DDR5内存会为每个DIMM提供2个独立的32bit数据通道（考虑ECC的话则是40bit），每个通道的数据预取值从之前DDR4的8bit翻倍至16bit，这意味着每个通道每次操作将传输64byte（32×16/8）。因此，相比DDR4内存，单根DDR4内存在一次数据传输中只能够传输64bit×8/8=64byte数据，而单根DDR5内存则能够传输64byte×2个通道也就是128byte的数据。这也就意味着如果DDR5和DDR4内存的物理频率相同，那么它的数据传输率相对DDR4内存也能实现翻倍，这也是DDR5内存中能出现DDR5 6400这类高频内存的关键原因。
DDR5在内存DIMM上采用2个独立通道的原因是因为对内存操作而言，64byte是标准高速缓存行的大小，在一般的操作中不建议超过这个数值。如果DDR5采用单个64bit数据通道和16bit预取值的话，那么每次操作将带来128byte的数据转移，这对单个高速缓存行来说过大，尤其是在内存控制器无法使用两行顺序数据时，会带来效率或者数据传输利用率的损失。实际上，由于DDR5两个内存通道是独立的，因此内存控制器可以在不同的位置请求64byte数据并进行转移，这样的设计更符合现代处理器的实际工作方式，并能避免性能、效率的损失。
对目前的台式机而言，现在人们使用双通道DDR4内存，构建了2×64bit的内存通道。在DDR5时代，这个数据将变成4×32bit，也就是内存依旧可以通过成对安装的方式形成四通道方案。不过如果只使用单根DDR5内存的话，用户依旧处于双通道模式下，只是这个内存通道尺寸相比之前更小了而已（2×32bit）。
其他方面，DDR5内存也进行了一些改变。比如DDR5引入了更细粒度的Bank刷新机制，现在可以允许某些Bank在其他一些Bank使用时依旧可以进行刷新，这样可以让Bank更快地获得必要的刷新（电容充电），降低延迟且能够让空闲的Bank更早地进入使用状态。Bank组的数量也从之前的4增加到了8，这有助于减轻顺序内存访问带来的性能损失。 总线带宽：引入新技术，带宽翻倍
在内存颗粒的带宽翻倍后，另一个重要的内容就是与之匹配的总线带宽也必须翻倍。DDR5在这方面使用了一些新的技术来实现这个目标。不过相比DDR4来说，DDR5的内存总线没有进行大规模更改，比如QDR或者目前流行的差分信号等。
JEDEC在DDR5内存总线上采用了DFE机制（decision feedback equalization，决策反馈均衡），DFE是一种减少码间串扰的方法，它通过使用来自存储器总线接收器的反馈来提供更好的均衡，而更好的均衡反过来使得DDR5内存总线能够获得更清晰的信号，从而实现高速传输。与此同时，DDR5标准中一些比较小的改进也帮助达成了这一目标，比如添加了新的训练模式，以帮助DIMM和控制器补偿内存总线上微小的时序差异，保证信号的完整性。
DDR5对主板和内存制造的要求
DDR5在电压方面的改进是进一步降低了电压至1.1V，这使得DDR5内存拥有相比DDR4内存相对更高的效率和更低的功耗。另外，DDR5内存还引入了DIMM片上内存电压调节模块，也就是说每根DDR5内存将自己负责电压调节，而以前这项工作是由主板上的内存电压控制单元来完成的。因此，在DDR5内存上会设计有一个集成的稳压器，从UDIMM到LDDIMM板型的产品都会有这个部件。
JEDEC在规范中宣称这种电压调节器的特质是“随用随付”，其主要目的是用于改善或者简化内存设计制造的几个方面。最明显的变化是，通过将电压调节器改放在内存本身，降低了主板设计和制造的成本，当然这些成本最终还是会转移至内存之上，不过系统制造商不需要为主板上空余的内存插槽提供供电原件、花费成本了。综合考虑下来还是更有利于最终用户的。另外，JEDEC称DIMM上稳压器还允许更好的电压限值，从而提高DRAM内存生产的良率。
对厂商来说，JEDEC没有规定DDR5内存上的供电方案，而是由厂商自行決定。因此这是一个可能存在的DIY内存的竞争点，未来用户可能会看到各种各样但本质上没有太大差别的内存供电方案、供电外观出现在市场上，提高了DDR5产品的差异化等级。
最后再来看有关DDR5内存的物理特征。和之前大量消息披露的那样，DDR5和DDR4维持了相同的针脚数，都只有288针。值得注意的是，虽然针脚数没有变化，但是DDR5和DDR4依旧不可能混插，因为DDR5的引脚排列和防呆接口设计和DDR4完全不同，另外由于DDR5的双数据通道设计，部分引脚需要分配给第二个数据通道从而打乱了原有的布局，这也使得内存控制器的设计变得越来越复杂。
DDR5内存的延迟设置
和之前的DDR4内存一样，DDR5内存也存在一些复杂的延迟参数。比如CAS-tRCD-tRP，有时还会加上tRAS，这些奇怪的符号代表的信息如下：
CAS（列地址选择时间）：发送列地址和响应之间的时钟周期
tRCD（行到列延迟）：打开新行时加载列的时钟周期
tRP（行预充电时间）：结束一个行访问到重新开始的间隔时间
tRAS（行激活时间）：行激活和预充电之间的最短时间
举例来说，如果有一种DDR4-3200的CAS-tRCD-tRP设置是24-24-24的话，用户就可以通过CAS值结合内存速率来计算出内存的最终延迟，其计算公式为：
（CAS延迟÷RAM的时钟速度）×2000=延迟（单位纳秒）
用这种快速方法计算的话，前文中的DDR4-3200的延迟时间计算值为：24÷3200×2000=15ns
虽然有快速计算的方法，但是内存延迟计算依旧比较麻烦，因此本文直接将典型的SDR、DDR、DDR2、DDR3以及DDR4内存的规格、带宽和延迟值列表如下。
可以看到，DDR4以及之前的产品都只对应了一个延迟值。但是在DDR5上，JEDEC目前不仅确定了DDR5-3200到DDR5-6400的规范，还保留了最高到DDR5-8000的占位符，未来甚至可能会有更高规格的DDR5内存出现。在延迟值方面，JEEC为DDR5带来了三种不同模式的延迟值也就是A、B和C，分别对应快速低延迟、通用延迟和较高延迟。举例来说，DDR5-3200 A类型产品的三个延迟值是22-22-22，其延迟具体时间为13.75ns，但是DDR5-3200也有C类型的产品，三个延迟值分别是28-28-28，延迟具体时间为17.50ns。前面的数据意味着，在DDR5-3200的25.6GB/s的数据带宽上，每次访问时间间隔为13.75ns，C类型的产品意味着这个延迟间隔扩大到了17.5ns，性能显然有比较明显的降低。具体到产品来看，SK海力士发布了一款DDR5-4800B内存，支持40-40-40的延迟参数，这意味着在38.4GB/s的带宽下，间隔访问时间为16.67ns。接下来，本文也将DDR5现在已知的A、B、C三种类型的延迟值和数据列表如下，请参见下一页。
从DDR5整体设计和访问延迟来看，可能最终DDR5也不可能达到DDR3末期高频率和低延迟共存的“盛况”，但是考虑到DDR5内存极高的峰值带宽和A类型内存在14ns左右的延迟，因此DDR5预计还是能够带来非常不错的使用体验。
有关DDR5分为A、B、C三种延迟值，可能是充分考虑到了制造商、消费者以及整个内存产业链的情况后才给出的新方案。因为之前的内存规范只有一种延迟值的话，那么可能出现某颗粒能够在较高频率下运行，但是延迟值无法达标的情况。这样一来，厂商将不得不把这个颗粒改成较低频率以符合JEDEC的规范，同时售价大幅度降低。在拥有了三种延迟值定义之后，再出现类似的情况，在允许的范围内，厂商还可以将其标为较低等级比如C类延迟值的产品进行销售，价格降低幅度有限。不仅如此，拥有A类延迟值的产品还可能在市场上获得一定的溢价，这也会鼓励厂商推出性能更高、延迟更低的产品。对消费者来说，之前购买内存产品对延迟值并不那么关注，可能会买到便宜但是性能较差的同数据频率的产品，比如都是DDR4-3200，延迟值不同，价格差距也会比较明显。但是，在JEDEC对此进行了区分后，消费者未来只需要选择DDR5的A、B、C，就能大致判断自己购买的产品的延迟情况，也方便了消费者的选择。 另外需要注意的是，结合前文DIMM上的内存调压模块以及DDR5内存大量的可设延迟数值——实际上我们看到了从CL22到CL46如此宽的区间，对发烧友玩家和厂商而言，通过配置不同的内存调压模块以及CL值会带来明显的差异化，这往往可以吸引更多的发烧友和高端玩家的关注，也可能给目前比较冷寂的市场加入新的竞争和刺激。
产品真身：DDR5产品抢先预览
在2019年DDR5规范仅为草案的时候，就有包括三星、美光等厂商推出了DD5内存的预览产品，显示了厂商对DDR5产品的热情。2020年底，在JEDEC宣布DDR5规范正式发布之后，一些新品更是崭露头角，引人关注。下面本文将介绍其中规格比较典型、信息比较详细的几款产品。
首先则是SK海力士。SK海力士在2020年10月初就宣布旗下DDR5 ECC内存已经准备完成，已经进入发货阶段。首发的新品采用的是1Ynm工艺，单芯片容量为16Gbit，规格主要包括DDR5-4800至DDR5-5600，比如规格为DDR5-4800的32GB和64GBRDIMM，其较大的容量可能会赢得服务器用户的青睐。当然，32GB和64GB并不是现阶段的极限，SK海力土表示如果采用堆叠封装（比如TSV）等技术，他们还可以推出规格为256GB的LRDIMM内存。值得一提的是，在如此早期的阶段，SK海力土就已經提出了超过JEDEC规范的产品，比如有能力提供规格为DDR5-8400规格的产品，但具体信息还有待披露。
虽然SK海力土发布了有关DDR5的产品，但是没有给出具体的CAS延迟数值。比如前文介绍的“A、B、C”三类产品，新发布的产品并不在这些产品类型中，SK海力士宣布的产品型号为：DDR5-4800E，末尾的“E”应该只是SK海力士自己的命名，没有涉及到CAS延迟值的信息。在J印EC规范中，DDR5-4800的CAS延迟值不能超过42，SK海力士应该也会符合这个规定。
上市时间方面，SK海力土宣称新品应该会配合英特尔的Sapphire Rapids Xeon处理器和平台上市，这款处理器和相关平台应该会在2021年底或者2022年初发布。另外，SK海力土还预测，2022年DDR5内存将占据全球内存市场的10%，2023年将增加至43%。
除了SK海力士外，作为主要的内存模组制造商：十铨科技，也推出了ELITE系列DDR5内存。十铨ELITEDDR5内存首先上市的是16GB的DDR5-4800，具体上市时间大约在2021年第三季度，可能会配合AMD或英特尔的新平台上市销售。
另外，威刚也带来了新的DDR5内存的产品预览。威刚因为本身不生产存储颗粒，因此其存储颗粒主要来自于SK海力士、三星和美光等厂商。另外，威刚还展示了旗下DDR5内存的外观图。图中产品采用通用的绿色PCB，一面有8个DRAM内存颗粒。威刚宣称其已经和微星、技嘉开始合作测试DDR5产品，目前计划推出最高可达DDR5-8400的内存产品，容量方面可达64GB。
最后还有来自三星的消息，三星希望在2021年启动EUV极紫外光刻的内存生产计划，首批产品包括DDR5和LPDDR5。新的工艺被称为D1a，这是一种具有EUV层的先进14nm工艺。相比之前的D1x工艺，新的工艺将有望使得每片晶元的生产效率翻倍，三星将在EUV的配合下使用更薄的几何图形。EUV的引入还使得三星可以降低掩膜层的数量，并使得图形准确性有所提高，从而带来更好的性能和良率。另外三星还采用了一些新的单元模块，比如支柱电容器单元（pillar cell capacitors）和掩埋式字线门双功函数层（dual work function layers for buried wordline gates）等。
总的来说，目前DDR5在规范、技术和产品端已经基本准备完毕，可谓“万事俱备、只欠上市”了。另外，DDR5内存A、B、C的划分，一方面是有利于厂商为自己的产品分级提高良率，另一方面则是加强产品竞争，包括在DDR5内存条上内置电压控制模块以及CL值可调范围比较大等，都预示了DDR5未来激烈的市场竞争态势。作为消费者的我们，—方面需要认真了解DDR5内存的知识，另一方面还是要多看看《微型计算机》的产品推荐和测试，这样才能在竞争激烈、纷繁复杂的DDR5市场上选出让自己中意的产品。
在今年的CES上，英特尔透露了全新的第十二代酷睿系列处理器产品：Alder Lake，其中特别提到新的处理器将不再支持之前的DDR4内存，而是改为支持全新的DDR5。同时，Alder Lake的规格和部分测试成绩的流出，也在向我们暗示除了英特尔处理器端正在热火朝天地准备产品外，内存端的DDR5可能也已经接近最后上市。实际上，相关内存标准执行的协会JEDEC在2020年7月的时候发布了全新的DDR5 SDRAM的最终规范，正是在这个规范的指引下，DDR5的诸多特性包括基本运行原理、频率、容量、ABC不同等级才最终确定。和本刊之前对DDR5介绍有所不同的是，这—次，我们面对的将是最终版，包括最后发布的DDR5规范和即将量产的DDR5内存，DDR5真的要来了！
DDR5基本技术规格
DDR5在早期计划中是准备在2018年发布的，但是各种各样的原因导致其延后2年才最终定下规范。不过无论如何延期，DDR5在技术特性和对行业的影响力方面都是非常大的。在最终规范中，DDR5的使命和之前所有进行过的内存代次替换一样，那就是提供更高的带宽和更大的数据密度。更具体一些来说的话，那就是JEDEC希望DDR5相比DDR4能够带来翻倍的带宽和数据密度，比如最大内存速度至少要达到6.4Gbps，单个封装的LRDIMM DDR5内存的最终容量可以达到2TB。
数据密度：大幅度提升
DDR5最显著的变化在于数据密度的大幅度提升。相比DDR4最大单颗容量仅为16Gbit，也就是大约2GB，DDR5允许的单颗颗粒最大容量为64Gbit也就是8GB，是DDR4的4倍。另外，如果考虑芯片堆叠技术的话，每个芯片上最多可以堆叠8层，那么8层堆叠芯片的容量将达到64GB，这样一个拥有40个堆叠颗粒的LRDIMM DDR5内存的容量将达到2560GB也就是2TB。即使是面向普通用户的DDR5无缓冲DIMM内存，采用非堆叠颗粒的话，在典型的双面颗粒的配置下，其内存容量也可以轻松达到128GB。
不过，这样的高密度需要依靠制造工艺的发展，在DDR5整个技术生命周期的末期人们可能会达到这样的密度，当前的技术依旧还只能制造出8Gbit和16Gbit的颗粒。因此在一般产品中，人们会看到DDR5内存的速度提升相当显著，但是容量提升不那么明顯，这需要工艺的持续改进才有望实现。不过无论如何，新的规范大大拓展了这个上限。
数据带宽：继续翻倍
DDR5的另一个重要升级是将数据带宽翻倍，这在之前本刊介绍DDR5的文章中也有详细的解读。一般来说，JEDEC会使得新一代的内存最低带宽和上一代内存最高带宽相同，而新一代内存的最高带宽达到上代产品的2倍。比如DDR3的最高带宽为1.6Gbps，DDR4则是1.6～3.2Gbps。DDR5则从3.2Gbps起步，最终会达到6.4Gbps。当然这些数据仅仅是规范中设定的情况，实际上DDR4内存目前已经有远超过3.2Gbps的产品出现，未来DDR5的实际产品也可能远远超过6.4Gbps。
当然，这些所有有关数据带宽和传输速率的描述都是等效值。由于构成内存的电容器和晶体管的时钟频率依旧维持在较低的、大约为几百MHz的水平，因此一直以来人们都通过不断地增加并行等级来实现等效数据传输频率的提升。DDR5最大的变化来自于单个DIMM通道被分为2个独立的通道。这一点和LPDDR4以及GDDR6中进行的改变类似。单根DDR5内存会为每个DIMM提供2个独立的32bit数据通道（考虑ECC的话则是40bit），每个通道的数据预取值从之前DDR4的8bit翻倍至16bit，这意味着每个通道每次操作将传输64byte（32×16/8）。因此，相比DDR4内存，单根DDR4内存在一次数据传输中只能够传输64bit×8/8=64byte数据，而单根DDR5内存则能够传输64byte×2个通道也就是128byte的数据。这也就意味着如果DDR5和DDR4内存的物理频率相同，那么它的数据传输率相对DDR4内存也能实现翻倍，这也是DDR5内存中能出现DDR5 6400这类高频内存的关键原因。
DDR5在内存DIMM上采用2个独立通道的原因是因为对内存操作而言，64byte是标准高速缓存行的大小，在一般的操作中不建议超过这个数值。如果DDR5采用单个64bit数据通道和16bit预取值的话，那么每次操作将带来128byte的数据转移，这对单个高速缓存行来说过大，尤其是在内存控制器无法使用两行顺序数据时，会带来效率或者数据传输利用率的损失。实际上，由于DDR5两个内存通道是独立的，因此内存控制器可以在不同的位置请求64byte数据并进行转移，这样的设计更符合现代处理器的实际工作方式，并能避免性能、效率的损失。
对目前的台式机而言，现在人们使用双通道DDR4内存，构建了2×64bit的内存通道。在DDR5时代，这个数据将变成4×32bit，也就是内存依旧可以通过成对安装的方式形成四通道方案。不过如果只使用单根DDR5内存的话，用户依旧处于双通道模式下，只是这个内存通道尺寸相比之前更小了而已（2×32bit）。
其他方面，DDR5内存也进行了一些改变。比如DDR5引入了更细粒度的Bank刷新机制，现在可以允许某些Bank在其他一些Bank使用时依旧可以进行刷新，这样可以让Bank更快地获得必要的刷新（电容充电），降低延迟且能够让空闲的Bank更早地进入使用状态。Bank组的数量也从之前的4增加到了8，这有助于减轻顺序内存访问带来的性能损失。 总线带宽：引入新技术，带宽翻倍
在内存颗粒的带宽翻倍后，另一个重要的内容就是与之匹配的总线带宽也必须翻倍。DDR5在这方面使用了一些新的技术来实现这个目标。不过相比DDR4来说，DDR5的内存总线没有进行大规模更改，比如QDR或者目前流行的差分信号等。
JEDEC在DDR5内存总线上采用了DFE机制（decision feedback equalization，决策反馈均衡），DFE是一种减少码间串扰的方法，它通过使用来自存储器总线接收器的反馈来提供更好的均衡，而更好的均衡反过来使得DDR5内存总线能够获得更清晰的信号，从而实现高速传输。与此同时，DDR5标准中一些比较小的改进也帮助达成了这一目标，比如添加了新的训练模式，以帮助DIMM和控制器补偿内存总线上微小的时序差异，保证信号的完整性。
DDR5对主板和内存制造的要求
DDR5在电压方面的改进是进一步降低了电压至1.1V，这使得DDR5内存拥有相比DDR4内存相对更高的效率和更低的功耗。另外，DDR5内存还引入了DIMM片上内存电压调节模块，也就是说每根DDR5内存将自己负责电压调节，而以前这项工作是由主板上的内存电压控制单元来完成的。因此，在DDR5内存上会设计有一个集成的稳压器，从UDIMM到LDDIMM板型的产品都会有这个部件。
JEDEC在规范中宣称这种电压调节器的特质是“随用随付”，其主要目的是用于改善或者简化内存设计制造的几个方面。最明显的变化是，通过将电压调节器改放在内存本身，降低了主板设计和制造的成本，当然这些成本最终还是会转移至内存之上，不过系统制造商不需要为主板上空余的内存插槽提供供电原件、花费成本了。综合考虑下来还是更有利于最终用户的。另外，JEDEC称DIMM上稳压器还允许更好的电压限值，从而提高DRAM内存生产的良率。
对厂商来说，JEDEC没有规定DDR5内存上的供电方案，而是由厂商自行決定。因此这是一个可能存在的DIY内存的竞争点，未来用户可能会看到各种各样但本质上没有太大差别的内存供电方案、供电外观出现在市场上，提高了DDR5产品的差异化等级。
最后再来看有关DDR5内存的物理特征。和之前大量消息披露的那样，DDR5和DDR4维持了相同的针脚数，都只有288针。值得注意的是，虽然针脚数没有变化，但是DDR5和DDR4依旧不可能混插，因为DDR5的引脚排列和防呆接口设计和DDR4完全不同，另外由于DDR5的双数据通道设计，部分引脚需要分配给第二个数据通道从而打乱了原有的布局，这也使得内存控制器的设计变得越来越复杂。
DDR5内存的延迟设置
和之前的DDR4内存一样，DDR5内存也存在一些复杂的延迟参数。比如CAS-tRCD-tRP，有时还会加上tRAS，这些奇怪的符号代表的信息如下：
CAS（列地址选择时间）：发送列地址和响应之间的时钟周期
tRCD（行到列延迟）：打开新行时加载列的时钟周期
tRP（行预充电时间）：结束一个行访问到重新开始的间隔时间
tRAS（行激活时间）：行激活和预充电之间的最短时间
举例来说，如果有一种DDR4-3200的CAS-tRCD-tRP设置是24-24-24的话，用户就可以通过CAS值结合内存速率来计算出内存的最终延迟，其计算公式为：
（CAS延迟÷RAM的时钟速度）×2000=延迟（单位纳秒）
用这种快速方法计算的话，前文中的DDR4-3200的延迟时间计算值为：24÷3200×2000=15ns
虽然有快速计算的方法，但是内存延迟计算依旧比较麻烦，因此本文直接将典型的SDR、DDR、DDR2、DDR3以及DDR4内存的规格、带宽和延迟值列表如下。
可以看到，DDR4以及之前的产品都只对应了一个延迟值。但是在DDR5上，JEDEC目前不仅确定了DDR5-3200到DDR5-6400的规范，还保留了最高到DDR5-8000的占位符，未来甚至可能会有更高规格的DDR5内存出现。在延迟值方面，JEEC为DDR5带来了三种不同模式的延迟值也就是A、B和C，分别对应快速低延迟、通用延迟和较高延迟。举例来说，DDR5-3200 A类型产品的三个延迟值是22-22-22，其延迟具体时间为13.75ns，但是DDR5-3200也有C类型的产品，三个延迟值分别是28-28-28，延迟具体时间为17.50ns。前面的数据意味着，在DDR5-3200的25.6GB/s的数据带宽上，每次访问时间间隔为13.75ns，C类型的产品意味着这个延迟间隔扩大到了17.5ns，性能显然有比较明显的降低。具体到产品来看，SK海力士发布了一款DDR5-4800B内存，支持40-40-40的延迟参数，这意味着在38.4GB/s的带宽下，间隔访问时间为16.67ns。接下来，本文也将DDR5现在已知的A、B、C三种类型的延迟值和数据列表如下，请参见下一页。
从DDR5整体设计和访问延迟来看，可能最终DDR5也不可能达到DDR3末期高频率和低延迟共存的“盛况”，但是考虑到DDR5内存极高的峰值带宽和A类型内存在14ns左右的延迟，因此DDR5预计还是能够带来非常不错的使用体验。
有关DDR5分为A、B、C三种延迟值，可能是充分考虑到了制造商、消费者以及整个内存产业链的情况后才给出的新方案。因为之前的内存规范只有一种延迟值的话，那么可能出现某颗粒能够在较高频率下运行，但是延迟值无法达标的情况。这样一来，厂商将不得不把这个颗粒改成较低频率以符合JEDEC的规范，同时售价大幅度降低。在拥有了三种延迟值定义之后，再出现类似的情况，在允许的范围内，厂商还可以将其标为较低等级比如C类延迟值的产品进行销售，价格降低幅度有限。不仅如此，拥有A类延迟值的产品还可能在市场上获得一定的溢价，这也会鼓励厂商推出性能更高、延迟更低的产品。对消费者来说，之前购买内存产品对延迟值并不那么关注，可能会买到便宜但是性能较差的同数据频率的产品，比如都是DDR4-3200，延迟值不同，价格差距也会比较明显。但是，在JEDEC对此进行了区分后，消费者未来只需要选择DDR5的A、B、C，就能大致判断自己购买的产品的延迟情况，也方便了消费者的选择。 另外需要注意的是，结合前文DIMM上的内存调压模块以及DDR5内存大量的可设延迟数值——实际上我们看到了从CL22到CL46如此宽的区间，对发烧友玩家和厂商而言，通过配置不同的内存调压模块以及CL值会带来明显的差异化，这往往可以吸引更多的发烧友和高端玩家的关注，也可能给目前比较冷寂的市场加入新的竞争和刺激。
产品真身：DDR5产品抢先预览
在2019年DDR5规范仅为草案的时候，就有包括三星、美光等厂商推出了DD5内存的预览产品，显示了厂商对DDR5产品的热情。2020年底，在JEDEC宣布DDR5规范正式发布之后，一些新品更是崭露头角，引人关注。下面本文将介绍其中规格比较典型、信息比较详细的几款产品。
首先则是SK海力士。SK海力士在2020年10月初就宣布旗下DDR5 ECC内存已经准备完成，已经进入发货阶段。首发的新品采用的是1Ynm工艺，单芯片容量为16Gbit，规格主要包括DDR5-4800至DDR5-5600，比如规格为DDR5-4800的32GB和64GBRDIMM，其较大的容量可能会赢得服务器用户的青睐。当然，32GB和64GB并不是现阶段的极限，SK海力土表示如果采用堆叠封装（比如TSV）等技术，他们还可以推出规格为256GB的LRDIMM内存。值得一提的是，在如此早期的阶段，SK海力土就已經提出了超过JEDEC规范的产品，比如有能力提供规格为DDR5-8400规格的产品，但具体信息还有待披露。
虽然SK海力土发布了有关DDR5的产品，但是没有给出具体的CAS延迟数值。比如前文介绍的“A、B、C”三类产品，新发布的产品并不在这些产品类型中，SK海力士宣布的产品型号为：DDR5-4800E，末尾的“E”应该只是SK海力士自己的命名，没有涉及到CAS延迟值的信息。在J印EC规范中，DDR5-4800的CAS延迟值不能超过42，SK海力士应该也会符合这个规定。
上市时间方面，SK海力土宣称新品应该会配合英特尔的Sapphire Rapids Xeon处理器和平台上市，这款处理器和相关平台应该会在2021年底或者2022年初发布。另外，SK海力土还预测，2022年DDR5内存将占据全球内存市场的10%，2023年将增加至43%。
除了SK海力士外，作为主要的内存模组制造商：十铨科技，也推出了ELITE系列DDR5内存。十铨ELITEDDR5内存首先上市的是16GB的DDR5-4800，具体上市时间大约在2021年第三季度，可能会配合AMD或英特尔的新平台上市销售。
另外，威刚也带来了新的DDR5内存的产品预览。威刚因为本身不生产存储颗粒，因此其存储颗粒主要来自于SK海力士、三星和美光等厂商。另外，威刚还展示了旗下DDR5内存的外观图。图中产品采用通用的绿色PCB，一面有8个DRAM内存颗粒。威刚宣称其已经和微星、技嘉开始合作测试DDR5产品，目前计划推出最高可达DDR5-8400的内存产品，容量方面可达64GB。
最后还有来自三星的消息，三星希望在2021年启动EUV极紫外光刻的内存生产计划，首批产品包括DDR5和LPDDR5。新的工艺被称为D1a，这是一种具有EUV层的先进14nm工艺。相比之前的D1x工艺，新的工艺将有望使得每片晶元的生产效率翻倍，三星将在EUV的配合下使用更薄的几何图形。EUV的引入还使得三星可以降低掩膜层的数量，并使得图形准确性有所提高，从而带来更好的性能和良率。另外三星还采用了一些新的单元模块，比如支柱电容器单元（pillar cell capacitors）和掩埋式字线门双功函数层（dual work function layers for buried wordline gates）等。
总的来说，目前DDR5在规范、技术和产品端已经基本准备完毕，可谓“万事俱备、只欠上市”了。另外，DDR5内存A、B、C的划分，一方面是有利于厂商为自己的产品分级提高良率，另一方面则是加强产品竞争，包括在DDR5内存条上内置电压控制模块以及CL值可调范围比较大等，都预示了DDR5未来激烈的市场竞争态势。作为消费者的我们，—方面需要认真了解DDR5内存的知识，另一方面还是要多看看《微型计算机》的产品推荐和测试，这样才能在竞争激烈、纷繁复杂的DDR5市场上选出让自己中意的产品。