隐含表相关硕士博士期刊学术论文

时序逻辑电路的一般设计是数字电路设计的重要方面,在设计过程中的状态化简是设计结果是否最佳的关键环节。文章就状态等效的基本......

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状态等效等效类隐含表

本文通过实例分析了同步时序电路设计中状态化简的过程,指出了隐含表化简法在实际应用中出现的问题,进而提出了相应的改进方法。......

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本文通过对PB的数据管理机制的剖析,指出了PB的数据管理机制是根据几个隐含表的记录来完成的原理.根据这些认识,用户可以完全脱离P......

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常规同步时序逻辑电路设计步骤存在状态化简繁琐，自启动检查滞后等问题，导致电路设计工作量增大，极易出错。为此，对教学内容进行调整优......

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