【摘 要】
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本文设计了支持H.264/JVT/AVC标准和AVS标准的插值与加权预测的硬件结构。整个设计在其所属的视频解码器设计中是以宏块为单位处理的,在内部则以可变块为单位来处理,为了提高插值的速度,双向预测并行处理,在插值模块的内部则作6级流水(H.264)或8级流水(AVS)。加权预测同样也作了4级流水。整个设计在Modelsim下的仿真结果正确,用XST在VIRTEXⅡ4000,-6上综合频率为98M
【机 构】
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合肥工业大学 230009 宁波中科集成电路设计中心 315040
【出 处】
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2005中国集成电路产业发展研讨会暨第八届中国半导体行业协会集成电路分会年会
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本文设计了支持H.264/JVT/AVC标准和AVS标准的插值与加权预测的硬件结构。整个设计在其所属的视频解码器设计中是以宏块为单位处理的,在内部则以可变块为单位来处理,为了提高插值的速度,双向预测并行处理,在插值模块的内部则作6级流水(H.264)或8级流水(AVS)。加权预测同样也作了4级流水。整个设计在Modelsim下的仿真结果正确,用XST在VIRTEXⅡ4000,-6上综合频率为98M,所用SLICE约为10000,预期整个解码器设计能支持1080i@30fps的高清实时解码。
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