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一种320Mbps高速维特比译码器的设计和实现
一种320Mbps高速维特比译码器的设计和实现
来源 :中国空间科学学会空间探测专业委员会第十七次学术会议 | 被引量 : 0次 | 上传用户:aaasdna123
【摘 要】
:
本文实现了高速数字调制解调器中高速(2,1,7)卷积码的维特比译码器的设计和实现.该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能
【作 者】
:
刘昌清
杨知行
丁锐
翟长海
【机 构】
:
清华大学微波与数字通信技术国家重点实验室(北京)
【出 处】
:
中国空间科学学会空间探测专业委员会第十七次学术会议
【发表日期】
:
2004年期
【关键词】
:
维特比译码器
高速数字调制解调器
结构设计
译码性能
输出数据
中高速
卷积码
解码器
加比选
化设计
并行化
速率
模块
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本文实现了高速数字调制解调器中高速(2,1,7)卷积码的维特比译码器的设计和实现.该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps.
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