【摘 要】
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本文根据低复杂度位并行体系结构多项式有限域乘法器原理,设计并优化了GF(28)域通用乘法器及固定因子乘法器,该乘法器有效降低了硬件功耗、提高了译码速度.采用BM算法、钱搜
【机 构】
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国防科技大学计算机学院 长沙 410073
【出 处】
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第十二届计算机工程与工艺全国学术年会(NCCET'08)
论文部分内容阅读
本文根据低复杂度位并行体系结构多项式有限域乘法器原理,设计并优化了GF(28)域通用乘法器及固定因子乘法器,该乘法器有效降低了硬件功耗、提高了译码速度.采用BM算法、钱搜索和Forney算法原理和三级流水线结构技术,完成了译码器的FPGA实现,用Xilinx公司的Virtex Ⅱ XC2V6000进行了综合,结果表明最大时钟频率116.5MHz,最大速率931.5 Mbps,占用2090个Slice.
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