论文部分内容阅读
随着集成电路不断复杂化,电路中可能存在的故障数目逐渐增加,用于检测这些故障的测试向量也成倍增长,如何在尽可能小的硬件开销前提下缩小测试向量集合,是当今集成电路测试面临的重大问题之一。现有压缩测试向量集合的研究,主要是面向固定型故障的,而对检测电路中开路故障或延时故障所用的测试向量对,则很少有人从事其压缩的研究。我们一般用电压测试方法检测电路中的固定型故障,而对于开路故障,则是用瞬态电流测试方法(IDDT testing method),先后给电路施加一对向量,然后通过比较电路中产生的电流差异来检测。本文为了减少用于检测开路故障的测试向量对容量,首先提出了一种BIST混合测试策略对其进行种子压缩。这种BIST混合测试策略由两部分组成:1)伪随机测试和2)确定型测试。通过使用修改后的线性反馈移位寄存器(LFSR)作为BIST电路中的向量对产生器,不仅可以由一个随机的LFSR状态不断地产生伪随机测试向量对,还可以将一部分用于检测电路难测开路故障的向量对压缩成容量更小的LFSR状态种子集合。实验表明本策略可以大大减少测试向量对容量,而且所需代价不大。接着本文又提出一种游程编码压缩策略对测试向量对集合进行压缩,这是一种与BIST混合测试策略完全不同的压缩方法。这种游程编码压缩策略的贡献有三:1)提出了一种可以提高压缩率的向量对测试顺序排列方法,我们称之为二次排序算法;2)提出了一种新的游程编码压缩方案,它和现有几种流行的游程编码压缩方案比较,可以提高向量对集合的压缩率;3)给出了一个代价不大的解码器结构,它可以方便地集成到被测电路中,且不会影响电路本身的性能。实验表明这种游程编码压缩策略对于压缩测试向量对集合特别有效。最后本文还在新的游程编码压缩策略的基础上,在多核测试的环境下,提出了复用内核扫描链进一步减少多核测试向量对总容量的办法,并在几个多核环境下通过实验证明了该办法的可行性。