随着微处理器执行单元与存储器性能差距日益加大,层次存储系统越来越显得重要。在嵌入式处理器的Cache设计中,必须精心选择组织参数和优化技术,以较小的硬件代价构建一个高效的层次存储结构。 本文结合西北工业大学航空微电子中心承担的“十五”预研项目,片上系统“龙腾”S1的设计开发,对高速缓存的设计和优化进行了研究。论文的主要工作如下: 1.分析了层次存储系统的性能评价方法和公式,确立了Cache设计和优化的原则及目标。 2.根据系统结构仿真和时序分析,结合龙腾S1芯片的嵌入式应用背景,确定了Cache的设计要素。 3.设计并实现了混合Cache和指令队列,采用多种技术对Cache设计进行了优化。 4.使用FPGA原型对设计进行了有效充分的验证,覆盖了混合Cache的所有功能点。 5.利用SYNOPSYS公司的Design Compiler,在SMIC0.18μm CMOS工艺库上对代码设计进行了综合,总结出了有效的代码优化手段和延迟改善方案。Cache模块关键路径延时为9.85ns,完全满足了“龙腾S1”时钟频率要求。