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随着集成电路制造技术的快速发展，在单一芯片上集成整个系统的系统芯片SOC(Systempmachip)逐渐成为现实。SOC极大的缩小了系统体积，减少了板级系统中芯片与芯片之间的互连延时，从而提高了系统性能。但SOC设计在采用核的设计方法带来设计周期缩短、芯片成本降低的同时，测试问题也变的日趋困难，甚至对芯片的测试比芯片本身的设计和生产要付出更高的代价。为了减少测试设计的困难，本文从测试复用的角度，系统地研究了面向SOC的层次化可测性设计方法。
面向SOC的可测性设计的首要问题是系统级可测性设计测试策略的确定，本文在详细研究了基于总线测试、基于IEEE1149.1理论的边缘扫描测试的基础上，提出了用于VAD(VideoAddedData)-SOC的层次化可测性设计方法。该方法在IEEE1149.1理论的基础上，设计了一种可以管理各种cores的层次化可测试结构，包括IEEE1149.1、IEEEP1500测试环cores和BISTed存储器cores等。这种方法的好处是极低的面积和引脚开销、灵活的复用性以及通用性。
确定了面向SOC的整体测试方案，随后对测试结构问题进行了研究。本文首先研究了SOC的测试结构设计，这包括用于传送片上测试数据的测试访问机制TAM以及实现对片上IP(IntelligentProperties)核测试控制的系统级测试控制器的设计。本文在详细分析了当前流行的TAM的基础上，结合VAD-SOC系统设计了一种通用的层次化芯片测试结构；接着本文在分析了IEEE1149.1、IEEEP1500测试环的理论基础上提出了部分测试环结构，避免了增加很大的面积、性能开销和在关键时间路径上的复用器时延。
随后本文分析了VAD-SOC的软硬件协同设计、可测性设计等技术，实现了VAD-SOC的层次化可测性设计；最后以内嵌的MCU核为研究对象，对层次化可测性设计方法做了进一步的详细研究，验证了用于层次化可测性设计的通用测试算法、通用故障模型等。