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RISC技术自上世纪80年代中期被提出以来得到了迅速的发展,特别是在嵌入式领域,几乎当今业界所有的嵌入式微处理器以及绝大部分工作站和服务器厂商都采用RISC体系结构的微处理器。进入二十一世纪,随着SOPC技术的出现,研究具有高通用性和灵活性的嵌入式微处理器IP核又引起人们极大的兴趣,并得到了非常广泛的应用。因此,本文研究一种基于FPGA硬件平台的RISC体系结构微处理器IP核是具有着较大的实际应用价值。本文从分析单周期处理器微结构入手,首先设计出一个拥有经典五级流水线的微处理器,在此五级流水线的基础上更深层次的分析流水线中的关键路径,找出影响主频性能的瓶颈。然后对经典五级流水线结构进行重新划分,提出一种拥有八级流水线的微处理器优化方案,并对设计中由于增加流水线级数而引入的流水线控制冒险问题,给出了一种流水线结构的动态分支预测器的解决方法:将分支预测器的各个逻辑组件相对平均的分配到各级流水线之中,利用动态分支预测器来解决控制冒险问题,降低微处理器的CPI,提高微处理器对指令的吞吐率,同时又不会使流水线出现局部逻辑拥堵降低微处理器的主频。相对于使用插入气泡或者采用静态分支预测器,本文中提出的动态预测器在灵活性和预测准确性方面有着明显的优势。在具体实现时使用Verilog语言对整个微处理系统进行硬件结构描述,采用Modelsim仿真软件对其进行功能仿真,用Synplify以及ISE等软件对单周期、五级流水线、六级流水线、八级流水线这四个版本的微处理进行综合与静态时序分析,结果验证了八级流水线版本在时序性能上优于前三者,并且高于国内外相关参考文献中的同类设计性能。最后通过在微处理器外围搭建硬件测试系统,上板对设计进行硬件验证,其中八级流水线版本在Virtex 5系列XC5VLX110T芯片上的运行时钟频率可达146.62MHz,从而实现了一个性能优异的RISC嵌入式微处理器软核。