随着5G技术突破,现代物联网和云计算技术的不断拓展,在如今信息量成指数增长的时代,个人隐私数据的安全越来越受到人们的重视。目前网络已经渗透到我们生活的各个领域,在生产、交易、出行、居家等各个生活场景中网络无处不在。由于网络自身的公开性和自由性等特点,使得个人信息被盗取或篡改的可能性大大增加,因此在这个万物互联的时代如何更好的保护个人隐私数据的安全越来越重要。本文在研究基础密码理论的基础上,通过总结目前国内外发展现状和业内研究成果,针对目前物联网,云计算,数据中心对数据安全芯片的要求设计了一种基于RSA和SHA-256算法的加解密协处理器。该协处理器支持32位的嵌入式操作系统,兼容AXI4.0系统总线协议。基于RSA算法的加解密运算,SHA-256算法的数据摘要运算,在软件协同下可完成数据加解密,消息认证和数字签名等应用,可广泛应用于目前大量需要数据安全存储与传输的物联网设备,本文主要工作内容归纳如下:1:在软件算法层面,基于传统的SHA-256算法提出了单位面积下高吞吐率,便于硬件设计实现,基于多轮压缩函数合并的改进SHA-256算法。基于目前应用的RSA算法,实现了安全性更高的4096bit位宽的RSA算法,并在传统模幂算法的基础上增加了指数掩码和随机操作,提高了RSA算法的抗功耗攻击能力。对于模乘算法部分提出了具备更高数据吞吐率,基于多重流水线结构的高速蒙哥马利域模乘算法。利用python编程语言对改进后的SHA-256和RSA算法进行数学建模与仿真验证。通过与标准算法运行结果进行数据对比,验证了改进后的SHA-256和RSA算法的正确性与可行性。2:硬件电路设计层面,设计实现了基于单轮压缩函数、二轮压缩函数合并、四轮压缩函数合并、65轮深度流水线四种不同结构的SHA-256硬件运算模块。通过数据性能对比,提出的多轮压缩函数合并的结构在单位面积下具备更高的数据吞吐率。在RSA模块中设计实现了具备抗功耗攻击能力的模幂运算结构。对模幂实现结构的核心模乘运算,提出了一种基32位具备双层流水线结构的高性能蒙哥马利域模乘器,在面积和功耗略有增加的情况下,提升了蒙哥马利域模乘器的性能。对于加解密协处理器的设计,分别设计完成了外围数据接口、内部控制逻辑、数据运算核心的设计工作,最终完成的加解密协处理器具备高安全性,低面积,较高的运行速度等优点。在TSMC新一代7nm工艺条件的支持下,利用Synopsys的DC综合工具进行电路综合,最终综合频率为1.5GHz,综合面积为22853μm~2,功耗为32.84mw,在设计性能满足项目需求的前提下,综合面积和运行功耗较设计指标均有所降低。3:基于传统UVM验证方法学设计搭建了可移植的自动化随机验证平台,完成回归验证,覆盖率收集。通过代码覆盖率、功能覆盖率等指标验证了设计的功能正确性与完备性。利用Xilinx的ZYNQ系列芯片搭建了原型验证平台,验证了所设计的加解密协处理器的实际可行性,最终设计的加解密协处理器能够满足目标环境应用的需求,可广泛应用于物联网安全芯片SOC系统设计。