【摘 要】
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时钟信号是数字电路中的关键信号,它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着工艺尺寸的不断缩小,集成电路正朝着片上系统的方向发展,芯片面积
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时钟信号是数字电路中的关键信号,它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着工艺尺寸的不断缩小,集成电路正朝着片上系统的方向发展,芯片面积也不断增加,然而芯片内部各模块间的互连延迟往往导致信号延迟的积累,并引起严重的时序错误,甚至导致电路功能异常。为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,本文设计了一种低功耗、易实现的数字锁相环。采用数字方式实现的延迟单元计数电路和延迟补偿调整电路,代替了传统DLL中用模拟方式实现的环路滤波器和压控延迟链,并配合特定的控制逻辑电路,完成了时钟延迟补偿。在输入时钟频率不变的情况下,只需一次调节即可实现输入输出时钟同步,锁定时间短,噪声不会积累,抗干扰性好。在1.8V电源电压,SMIC 0.18μm CMOS工艺下,利用Cadence对锁相环进行仿真研究,其工作频率范围从25MHz到300MHz,最大抖动时间为40ps,DLL启动后18个周期内锁定。除了相位同步快,该DLL还有以下功能:提供与输入时钟同频的相位差为90、180、270度的相移时钟;提供占空比为50%的时钟信号,实现占空比的调节;提供1.5、2、2.5、3、4、5、8、16分频时钟,实现可编程分频;实现2倍频功能等。
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