随着数字化变电站的发展，数字化变电站各级设备对同步时钟精度和稳定性要求越来越高。其中，合并单元作为数字化变电站间隔层、站控层设备的数据来源，准确的同步数据显得更为重要。传统的合并单元通过传递秒脉冲保证采样同步，难以满足数字化变电站的需要的精度。为了解决这一问题，根据IEEE1588网络对时协议，设计一种适用于合并单元的时钟同步模块。在设计时钟同步时，考虑在合并单元的主控制器下进行。选用功耗低、容量大、性能高的FPGA芯片Altera公司的EP3C25Q240C8作为时钟同步模块的主控制器，避免了不同控制器下时钟同步模块与合并单元的信号的传输误差。选用在物理层打硬件时间戳的NI公司的DP83640作为以太网控制器，反映IEEE1588协议中定义的时钟模型，记录物理层的准确的时间信息，因而减少了传输过程中的误差。设计完成相关的电源、网口等辅助模块，并给出PCB板设计。在QuartusⅡ10.1实验平台上，基于Verilog硬件描述语言进行相关软件编程。分别进行了IEEE1588模型中主从时钟的模块搭建，给出了从时钟中时间调整的程序设计，从而完成了主从时钟的对时的整个过程。设计了测试实验，将时钟同步模块与交换机相连，完成了报文的收发过程，借助数码管将主从时钟的时间加以显示，验证了时钟同步模块的有效性。