宽带波形发生器由于其大信号带宽、高质量的输出波形等特点在电子信息测试行业中的应用越来越广泛。随着测试行业的飞速发展,对宽带波形发生器输出带宽的要求也越来越高,波形发生器中数模转换器(Digital to Analog Converter,DAC)的采样率作为输出带宽的主要制约因素之一,已经无法满足需求。采用多路DAC并行结构的伪插值技术能够很好得解决这一问题,实现DAC采样率的等效倍增。本文采用两片最高采样率为1.5GSPS的DAC芯片代替了一片3GSPS的DAC芯片,实现等效采样率为3GSPS的伪插值波形合成模块,使得1.5GSPS采样率的DAC能够输出最高800MHz的波形。本文重点研究了高速同步硬件电路、数据同步输出逻辑的设计,并对合成过程中存在的相位失配误差和幅度失配误差做了深入的分析和测试。主要研究内容如下:1、论证了DAC并行伪插值波形合成的可行性,并详细分析了通道间失配对伪插值结果的影响,确定采用“FPGA+DAC+DDR3 SDRAM”的结构实现波形合成,并要求电路具备时钟相位调节以及输出波形幅度调节功能。2、高速同步硬件电路设计。采用新兴的JESD204B高速数据接口实现FPGA与DAC之间的互联,以完成数据同步传输,避免由LVDS接口产生的随机相位问题。在时钟频率为750MHz～1.5GHz的情况下,根据伪插值模块对时钟的要求,分析了多种时钟产生及控制方法,确定采用“DDS+PLL”结构实现频率可变的高频时钟;针对多路高频时钟间的相位失配问题,采用一片高性能扇出芯片来解决,其延迟调节步进可达25ps。采用两片对称布置的DDR3 SDRAM存储伪插值所需的波形数据,以便实现波形数据的同步读写。3、数据同步输出逻辑设计。为了实现两路波形数据能从FPGA同步连续输出,采用了两路完全对称的逻辑设计,通过异步FIFO转换数据位宽和时钟域使波形数据连续稳定输出,以AXI4 DMA和JESD204B协议为核心进行波形数据发送端的设计,实现了双通道波形数据从FPGA的同步输出。通过测试,本文所设计的伪插值波形合成模块等效采样率范围为1.5GSPS～3GSPS;最大输出带宽为800MHz;带宽内无杂散动态范围均大于30dBc;最大存储深度为1GSa/通道。