数字下变频是软件无线电的核心技术之一。其基本功能是从高速中频数字信号中提取所需的窄带信号，将其下变频为基带信号，降低数据率，以供后续DSP器件作进一步处理。抽取滤波器组是数字下变频中的核心模块，它通过抽取、滤波将下变频后的高速信号降速，使其能够满足后级器件处理速度的要求。时域上对信号进行抽取会导致其频谱的扩展与混叠，因此，需要设计满足抗混叠要求的数字滤波器，且该滤波器性能的好坏直接影响数字下变频器的性能。本文首先介绍了数字下变频原理和基本结构，对其主要算法：CORDIC算法、分布式算法、重采样理论、反馈控制理论等分别进行了适当讨论。本文研究了抽取滤波器组中各滤波器理论，采用折叠技术和复用技术优化HB滤波器结构，采用分布式算法优化FIR滤波器结构，降低了电路功耗，节约了硬件资源。根据上述讨论的算法，本文设计了抽取滤波器组中CIC模块、HB模块和FIR模块的RTL实现结构。本文从ASIC设计流程入手，介绍数字下变频电路为保证芯片成功而采取的一些特殊策略，如复位机制和存储器设计方法等，以及基于0．13um工艺库进行综合、可测性设计、静态时序分析、布局布线时遇到的具体问题与解决方法。为了验证根据本文提出的设计方法设计的数字下变频芯片性能，本文最后讨论了数字下变频的系统建模、FPGA验证与ASIC芯片测试方法，并对测试结果进行了分析。本论文中所讨论的算法与ASIC芯片设计方法等已在论文作者参与的高速数字下变频芯片项目中实现。本数字下变频设计采用0．13um工艺成功流片，该芯片工作正常，性能良好，达到性能指标要求。本论文在数字下变频的ASIC设计与实现方面的研究成果，具有通用性、可移植性，有重要的理论及经济价值。