随着集成电路的快速发展,用户要求通信系统以更高速度和更远距离实现数据传输,因此串行通信系统逐步取代传统并行通信系统。FC-PI是一种高速串行光纤通信标准,SERDES作为其物理层,主要完成数据的串化与解串。DLL(Delay Locked Loop)在时序应用中广泛使用。而在本课题中DLL作为时钟产生器,为相位插值结构时钟恢复电路(CDR)提供低抖动多相位时钟,实现快速锁定,并达到宽的锁定范围。本课题基于标准SMIC 0.13μm MS/RF 1P8M CMOS工艺,使用从顶层到底层、行为级到晶体管级的标准化设计流程,完成符合FC-PI协议指标的DLL的设计。电路设计实现后,从底层到顶层完成电路到环路的性能验证。经过对DLL中模块电路以及环路参数的不断优化和验证,最终完成低抖动DLL的设计。本课题的主要特点是:1)低抖动。本课题结合John G.Maneatis的自偏置DLL,压控延迟线(VCDL)中延时单元采用差分结构,其负载具有对称的I-V特性,同时尾电流管动态偏置,因此该延时单元具有非常高的电源噪声抑制能力。在此基础上,本课题对DLL输入噪声和各模块噪声及其传递函数进行分析,对环路参数进行优化,实现了低抖动。2)错锁保护电路和设计思路。针对本课题DLL的电路结构,本文提出一种结构简单的错锁保护电路,同时使用两个电荷泵CP1和CP2控制环路滤波器,防止DLL出现谐波锁定,错锁保护电路的启动也加快了DLL锁定。本文在电荷泵CP2中加入初始化电路,VBN过低启动初始化电路时,CP2放电电流变大,进一步加快DLL锁定。就设计流程而言,本文提供一种设计思路确定DLL的环路参数。3)本文补充了压控延迟线噪声的推导过程,并加入闪烁噪声进行分析,得到本课题压控延迟线的噪声表达式,可以直观地看出影响压控延迟线噪声的参数。仿真结果表明:该设计的工作频率范围为625MHz~1.25GHz,随机抖动的均方差值小于5.0e-3UI,确定性抖动小于0.04UI,锁定时间小于4us,功耗小于8m W,版图面积为120um*55um。因此,该设计满足FC-PI协议。