近年来，低功耗高精度的逐次逼近型模数转换器（SAR ADC）被广泛地应用于便携式数字信号处理设备。在纳米级CMOS工艺下，电容失配、比较器噪声和失调等误差使得模拟设计愈加困难。数字校准技术能降低模拟设计难度和设计周期，并且能充分利用工艺演进带来的功耗和性能优势，因此采用该技术的ADC设计越来越普遍。首先分析了SARADC的主要误差来源，包括采样时钟抖动、电容失配、比较器失调、对地耦合电容、电路不完全建立和器件热噪声，并对其建立了数学模型。然后对SARADC进行了分类，并总结了针对不同结构SARADC的数字校准技术。研究了SARADC的自校准技术，针对其面积和速度问题做了改进，提出了适用改进后SARADC结构的改进型自校准技术。该算法通过两个对称的桥接的电容阵列间相互校准，大大减少了ADC电容阵列的总面积，并且切断了数字校准技术对模拟电路和RAM的依赖，使得算法可以工作于片外。在12比特100MS/s采样率SARADC模型中，仿真结果表明，校准后SNDR和SFDR由42.6dB和55.6dB分别提高到了72.6dB和89.1dB，提高了5个有效比特位数；DNL和INL分别由1.14LSB和25.6LSB降低为1LSB和0.78LSB。同时本文还研究了一种基于扰动的数字校准算法，该算法能够工作在后台，实时校准ADC误差，且对电容失配有更大的容限。在12比特100MS/s采样率SARADC模型中，仿真结果表明，校准后SNDR从59.7dB提高到了70.7dB，相当于有效比特位数提高了近两位，SFDR从66.0dB提高到了90dB左右，DNL和INL分别从2.2和3.5LSB降低到了0.49LSB和0.49LSB。最后对不同算法做了综合对比，并对基于扰动的SARADC数字校准算法做了全流程ASIC设计，完成了低压数字库的重定制使得数字功耗进一步降低。在SMIC0.13μm CMOS下，数字校准电路部分芯片面积为1.0×0.6mm2。