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随着集成电路规模的增大,其特征尺寸不断减小,但是互连线尺寸,尤其是全局互连线尺寸却没有同比例缩小。因此,集成芯片在传统二维环境下显得越来越拥挤,并且线上时延占总时延的比例快速增加,线上功耗急剧增加,这些都成为限制芯片性能提高的瓶颈。在这种背景下,产生了三维集成电路。三维集成电路及系统芯片(SoC,System on Chip)的测试是促进三维集成电路及SoC从概念走向应用、保证芯片可靠性要求的重要手段。本文介绍了三维SoC测试结构的设计方法。介绍了目前二维和三维SoC结构设计的国际标准。在国际标准基础上,给出了详细的测试框架,以及测试访问机制设计方法,并针对串行测试和并行测试两种情况进行了实验仿真。在测试结构设计的基础上,本文研究了三维SoC中的测试封装扫描链平衡设计方法。为减小中粒度IP核的测试向量移入移出时间,采用长度参考值作为设计标准,并用其约束测试封装扫描链长度。基于长度参考值的计算和调整、扫描链位置假设等基本思路,本文完成了三维IP核的测试封装扫描链平衡设计,并计算出所需穿透硅通孔(TSV,Through silicon via)数量。在ITC‘02标准集上的实验表明,该方法能够有效缩短三维IP核的最长测试封装扫描链长度,从而减小三维IP核的测试时间。为减小整个三维SoC的测试时间,本文研究了三维SoC的测试调度方法。根据各IP核的规模、排布信息,结合功耗、温度等约束条件,建立了三维SoC的测试调度模型,并用整数线性规划(ILP,Integer Linear Plan)工具求解,从而确定各IP核的测试顺序。在ITC‘02和ISCAS’89标准集上的实验表明,在约束条件的限制下,本文提出的测试调度方法能有效减小三维SoC的测试时间,同时为三维SoC系统集成人员在软硬核选择、IP核规模和资源分布设计提供了参考。