随着工艺进入深亚微米,信号完整性问题,包括由互连耦合电容引起的串扰噪声,电流流过电源/地两络产生的直流屯压降,电流密度过高引起的电迁移,已经对0.18um工艺和以下工艺超大规模集成电路(VLSI)物理设计的正确性产生重大影响。很明显,信号完整性分析已经成为整个后端设计流程的重要组成部分。我们越早分析和预防这些深亚微米出现的寄生效应,设计循环的次数就越少,产品的设计周期也就越短。目前,VLSI物理设计都是由EDA工具辅助完成,尽管这些工具很多都带有信号完整性(SI)分析引擎,但是仅仅依靠使用工具米达到信号完整性问题收敛需要较多的循环次数,在此基础上研究出更加快速的信号完整性收敛方法对芯片达到快速设计收敛有着重大的意义。 本文主要研究集成电路(IC)物理设计中信号完整性问题的快速收敛方法。通过理论和实验两个方面分析影响信号完整性的诸多因素,在总结前人研究成果的基础上提出了更为完善的信号完整性控制流程,包括串扰的预防、分析和快速修复的方法,以及采用Astro-Rail对电压降和电迁移的分析和控制。然后把本文提出的信号完整性控制流程应用于0.18um工艺下Garfield5 SoC芯片物理设计流程中。采用本文提出的串扰驱动的流程,静态噪声超过阈值电压VDD*25％的连线的数量比非串扰驱动的流程减少了75％,串扰延时△delay的绝对值大于0.01的连线数量减少了80％,大大减少了后面修复串扰的工作量。采用本文提出的第三种修复方法对串扰噪声进行修复,非串扰驱动下修复次数为6次,串扰驱动下为3次。实验结果验证了该控制流程可以大量减少由于串扰引起的设计违规,减少修复的迭代次数,加速信号完整性收敛,最终消除信号完整性对芯片性能、功能的影响,在更短的时间内达到时序收敛和设计收敛。采用synopsys公司的工具Astro-Rail对直流电压降和电迁移进行分析,最大直流电压降控制在143.053mv,是core电源电压的7.7％,而电迁移也没有违规。