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随着深亚微米CMOS工艺的发展,工艺尺寸的缩小使模拟电路的设计变得更加复杂,尽可能采用数字电路代替模拟电路成为发展的趋势。锁相环作为时钟产生电路是射频通信系统中的关键模块,其中全数字锁相环具有良好的集成性、可移植性和可编程性,以及能够实现较好的相位噪声指标等优势,得到了越来越广泛的研究和发展。本文着重于2.4GHz CMOS全数字锁相环的研究与设计,主要工作包括:1)首先分析并推导了全数字锁相环的主要性能指标,接着分析了I型和II型全数字锁相环的原理和结构特点,并分析了环路参数对整个环路特性与稳定性的影响。2)提出一种用于时间数字转换器(Time-to-Digital Converter,TDC)的互补比较器的结构,在传统比较器结构的基础上,叠加一个与之互补的比较器,能够消除输出波形的毛刺,降低输入失调电压,提高比较器的工作速度,进而改善比较器的精度。3)提出一种可重构数字滤波器(Digital Loop Filter,DLF),将DLF的参数KP、KI做成芯片外的控制端口,通过片外手动调节来改变芯片内部的参数,可以改变全数字锁相环的带宽,开环和闭环响应,以及幅度响应等,最终能够方便地在片外调节,使环路达到锁定状态。4)分析和设计了一款高精度数控振荡器(Digitally Controlled Oscillator,DCO),文中采用CMOS交叉耦合LC振荡器,包括粗调、中调和精调三个电容阵列和ΔΣ调制器。其中,粗调单元采用MIM电容,中调和精调单元采用两对反向连接的PMOS对管构成MOS电容,本文DCO的增益为300kHz左右,使用ΔΣ调制器后,DCO的分辨率可以达到5kHz左右。本文基于SMIC 0.18μm CMOS工艺进行设计,采用自顶向下的设计方法实现了一款能够产生2.4GHz频段的全数字锁相环,主要模块包括TDC、DLF、DCO、ΔΣ调制器和分频器等。仿真结果表明:在1.8V电源电压下,TDC的分辨率为16.6ps,锁相环输出频率范围为2.33~2.55GHz,相位噪声低于-120.7d Bc/Hz@1MHz,RMS抖动为8.75ps,峰峰值抖动为54.07ps,芯片的总功耗为32.6mW,参考时钟12MHz,锁定时间小于20μs,芯片面积为1.32mm2,满足预期设计要求。