随着数字集成电路设计复杂度和集成度的不断上升，单位面积晶体管数目急速增长，测试向量的数目也急剧增加。伴随而来的是更高的测试频率以及更长的测试时间，使得测试功耗过高的问题突显。过高的测试功耗对芯片在测试阶段的影响主要体现在三个方面：首先，高功耗会导致被测芯片在整个测试周期内不断积累热量，使得温度升高，为了保证芯片不被烧毁，必然要提高封装成本来改善芯片的散热能力，这急剧增加了芯片的成本；其次，过高的测试功耗会带来更高的测试电流，在高温的工作环境下，高电流密度会引发严重的电迁移问题，造成金属线损毁，引起芯片的失效或缩短芯片的使用寿命；第三，过高的瞬态功耗会带来严重的电压降及相应的噪声问题，严重影响了芯片的测试结果，降低了芯片的良率。针对测试功耗过高的问题，本论文围绕业界广泛使用的扫描测试法，对扫描测试原理及测试功耗进行了细致研究，基于减少扫描链上总翻转次数的理念，提出了一种扫描测试功耗优化方案。论文中引入了加权翻转度量（WeightedTransition Metric，WTM）的概念来估算总翻转数，采用扫描链重排列方案构建WTM最小的扫描链排列方式。为了能够快速有效的构建新的扫描链路径，同时尽可能减小因此而引发的绕线代价，优化方案采用贪婪算法，并在优化过程中引入芯片物理版图中寄存器单元的物理距离信息，以极小的硬件和性能开销有效地降低了扫描测试功耗。本算法成功应用于一款电力线载波通信芯片的物理设计，完成了芯片从网表到最终GDS的低功耗实现。通过与传统设计方法得到的结果进行对比，该设计方法以绕线长度增加6%为代价，将测试的平均功耗及瞬态功耗分别降低了20.3%和15%。优化后的芯片测试时间、测试覆盖率、芯片面积均无变化。实验结果证明，论文所提出的低功耗扫描测试设计方法，在不影响芯片成本的前提下，可以有效的降低芯片的测试功耗。本论文成功的将低功耗扫描测试从理论研究转为实际项目设计，把低功耗扫描测试算法嵌入到整个后端设计流程中，形成了一个低功耗扫描测试设计新流程，有效地解决了测试功耗过高的问题，有着重要的实用价值和研究意义。