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随着数字电视的日益普及,作为其核心部件的视频信号处理芯片已经成为国内外科研机构研发的重点。视频信号处理芯片可以完成去隔行、尺寸缩放、帧频提升和图像增强等功能,可以把众多的输入视频格式转换成其它的视频格式输出。本论文的研究课题来源于天津市科技发展计划项目“视频信号处理芯片的研发”,主要完成整个芯片的时序控制子系统的设计。本文主要介绍了时序控制子系统的理论研究和设计过程。时序控制子系统作为协调、控制整个视频信号处理芯片工作的核心部件,分为四个子模块:视频格式探测模块、主控模块、显示时序控制模块和测试图形自动生成模块。视频格式探测模块对输入的视频格式进行探测,目前能够支持PAL、NTSC以及另外15种VESA标准的视频格式。主控模块通过生成视频芯片各个子系统的控制信号,控制整个芯片的工作过程,达到低功耗的设计要求。可配置架构的显示时序控制模块可以支持16种VESA标准的显示格式,并且对这些格式都可以完成时钟补偿、锁相,防止时钟偏差造成系统视频数据上溢和下溢的任务。而测试图形自动生成模块通过配置寄存器可以实时生成多达11种测试图形,能够对平板显示屏和视频处理芯片算法进行检测。另外对SOC芯片中使用较多的显示时序控制模块按照APB总线的标准进行了IP化的改造,大大扩展了该模块的通用性。本文首先讨论了各个模块设计的理论依据,然后采用至顶向下的设计方法,对各个子模块进行了更为具体的结构划分和设计。根据模块的划分完成了RTL代码的编写,然后采用SystemVerilog和验证方法学的思想对各个模块所支持的所有视频格式进行了完备性验证。最后通过工具ISE进行逻辑综合、布局布线,在FPGA平台上对时序控制子系统进行了实际验证。代码验证和FPGA验证结果表明,整个时序控制子系统可以正常工作,协调整个视频处理芯片完成输入视频到输出视频的转换。