在如今的高速数据传输领域中，串行链路通信系统已经逐渐取代了并行链路通信系统。串行通信技术的迅猛发展，使得人们对串行通信系统中的时钟与数据恢复电路越来越关注。时钟与数据恢复电路作为串行通信系统的核心部件，对整个串行系统的接收端起着至关重要的作用。它的性能好坏，将直接影响到接收端输出数据的正确与否。本文采用了基于双锁相环环路的全速率时钟与数据恢复电路的结构，并对该结构进行了详细的分析，且在分析中指出所采用的时钟与数据恢复电路存在二倍数据速率锁定的问题，进而提出了带有监测及消除二倍数据速率锁定功能的时钟与数据恢复电路。为了验证改进结构的正确性，本文对其建立了行为级模型，并用1.2Gbps的输入数据对其进行了仿真测试，测试结果显示改进后的时钟与数据恢复电路功能正确。在行为级验证完成后，本文在SMIC0.18微米CMOS工艺下，对改进后的时钟与数据恢复电路进行了电路设计和版图设计。在输入信号为215-1伪随机码时，电路仿真结果显示，改进后的时钟与数据恢复电路完成时钟恢复所用的时间为200ns，恢复出时钟眼图的抖动峰峰值为19.8ps，重定时后数据眼图的抖动峰峰值为21.33ps，且恢复的时钟与数据的电压峰峰值在700mV左右。在1.8V电源电压下工作时，所产生的静态功耗为97mW。版图的后仿真结果显示，时钟与数据恢复电路完成时钟恢复的时间为300ns，恢复出时钟眼图的抖动峰峰值为65.34ps，重定时后数据眼图的抖动峰峰值为73.83ps，且恢复的时钟与数据的电压峰峰值与前仿真结果相同。时钟与数据恢复电路最终版图的面积为658μm×643μm。