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随着高速SerDes链路传输距离和传输速率的应用需求不断攀升,信道非理想特性引起的传输信号失真和误码问题已变得愈发严重,而时钟数据恢复电路用于解决接收端数据的抖动问题,是决定高速SerDes系统误码率性能的关键模块;同时,物联网应用浪潮的兴起,使得芯片的高能效实现已成为产品的关键竞争力。本文对时钟数据恢复电路及其主要模块的高能效和低抖动设计等关键技术进行了研究,通过理论分析并给出了实际的芯片设计验证。时钟数据恢复电路的重要功能就是从输入数据中恢复出时钟信号再利用此恢复时钟来重定时失真的数据,其抖动性能是关键指标,现有技术常牺牲功耗或电路复杂度来减小抖动。本文提出一种紧凑型1/4速率单环路结构,通过将正交压控振荡器和相位插值器两者结合在同一个时钟数据恢复环路里,消除了双环路结构所需的多相时钟产生环路,从而在降低电路复杂度的同时减少了额外的功耗和抖动来源,在输入数据率10.3125Gb/s下,恢复时钟和数据的峰峰值抖动分别为1.14ps和1.21ps,在1.1V电源电压下的总功耗为4.8mW,对应能效达到0.47mW/Gb/s,占用芯片面积为0.55mm2;另外,本文针对正交压控振荡器提出一种峰值注入耦合技术,通过控制耦合电流大小且只在电感电容压控振荡器输出的波峰附近注入电流,相比传统并联耦合结构最小化耦合电流及其对相位噪声性能的恶化,在2.6GHz输出频率附近的相位噪声为-121.6dBc/Hz,功耗为3.63mW,对应FoM达到184dBc/Hz。所设计时钟数据恢复电路和正交压控振荡器等主要模块在SMIC 40nm CMOS工艺实现,仿真和部分测试验证了设计思想。分频器用来提供时钟数据恢复电路所需频率和相位关系的参考时钟信号。一般来说,多标准的高速SerDes系统会被要求单芯片集成,高速分频器就需要具备宽带可编程特性;而为了节省功耗和芯片面积,通常希望多通道时钟数据恢复电路共享参考时钟电路,这就要求低功耗分频器至少能够产生正交输出信号,但现有工作通常以功耗换取速度,且无法在高速下实现可编程正交输出。本文提出一种可编程分频器和正交分频器的级联结构,通过将可编程分频器产生的较低频信号再由正交分频器处理,降低了产生正交输出的设计难度和功耗;另外,本文针对可编程分频器提出一种基于灵敏放大器结构触发器,通过采用正反馈增强型动态锁存级改善功耗和延迟性能,在低功耗下实现高速操作,最高工作频率为14.8GHz,在1.1V电源电压下的功耗为0.54mW,对应能效达到27.38GHz/mW。所设计可编程正交分频器在SMIC 40nm CMOS工艺实现并测试验证。电压基准源用来产生时钟数据恢复电路所需不随工艺、电源电压和温度变化的参考电压信号。随着片上系统的快速发展,高速SerDes系统需要电压基准源具备良好的电源噪声抑制能力,且要保证宽温度范围内参考电压的稳定性;随着时钟数据恢复电路设计不断向深亚微米级工艺发展,电压基准源要能够在1V甚至更低的电源电压下工作;而移动电子设备的逐渐增多,使得低功耗成为电压基准源设计的必要条件,但现有结构总是无法兼顾低功耗、低温度系数和高电源抑制比性能。本文提出一种高性能的亚阈值CMOS电压基准源,利用负反馈增强型的低压共源共栅结构确保PTAT亚阈值电流的电源噪声抑制能力,电源抑制比最差可达到-55.0dB@30kHz;同时,通过分析设计亚阈值区MOS管的VGS电压的负温度系数并与流过它的PTAT电流进行温度补偿,温度系数平均值可达到19.1ppm/℃@-40℃-120℃,且在0.7V电源电压下的总功耗为8.9μA。所设计CMOS电压基准源在SMIC 40nm CMOS工艺实现并测试验证。