随着近年来微电子技术的飞速发展,FPGA已经越来越多的被应用到算法实现中去;但以软件无线电为代表的算法发展远快于硬件平台,如何在资源、速度受限的系统上完成复杂算法的硬件实现依然是一个难题;而如何优化算法的串行结构,使其可以较好的映射到FPGA上是解决复杂算法实现的关键一步,这也正是本文的着眼点。依托项目的具体实现基础,本文结合VLSI设计方法学,从结构方面对数字信号处理算法的硬件实现做了一个分类研究,以期寻找到限制算法运行速度的瓶颈或消耗资源的热点所在,并结合具体的方法对其进行优化。总的来说,本文所做的工作可分为三步:首先,针对不同结构(无反馈、有反馈和特殊结构),引入合适的分析、优化方法(迭代边界、关键路径、割集重定时、多项式并行和脉动阵列等),这些方法大都来自VLSI设计方法学;其次,利用这些方法对一些常用算法结构(FIR、信道均衡、分数时延、IIR、CRC、LMS和RLS等)进行优化,并对比不同实现结构在资源、速度甚至性能上的差别,以此来验证前面引入方法的有效性;最后,反思这些方法的本质,并总结针对某种结构的常规优化步骤和需要注意的问题等。可以从两个方面来看待本文的工作:其一为算法高速实现的方法学研究,这个方面主要是分类引入VLSI设计方法学中的一些概念和分析方法;其二为一些常用算法的高速实现研究,包括信道均衡、分数时延、CRC、LMS以及RLS等。总的来说,本文仔细研究和分类了一些设计方法,并针对几个常用算法得到了一些优化实现的结构,希望对今后的数字信号处理算法的FPGA实现具有一定的启发意义。