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近年来,随着物联网技术与大数据技术的发展,越来越多的设备连接进入了互联网,成为我们日常生活中的一部分。互联网正在快速融入我们的生活,成为越来越无法割舍的一部分,互联网之下的智慧设备也呈现爆发式增长。根据最新报告,物联网设备现在已经达到了70亿个,并且依旧在不断增长中。其中,生物医疗、环境检测、自动驾驶、人工智能、5G等设备所代表的高新技术的发展正在引领半导体领域的前进方向。ADC(Analog-to-Digital Converter,模数转换器)芯片是半导体芯片门类中极其重要的一种,几乎所有模拟链路中都需要ADC芯片的配合。根据ADC的不同类型,可以分为流水线型ADC、闪烁型ADC、SAR(Successive Approximation Register,逐次逼近寄存器)ADC、Delta-Sigma ADC等种类。本项目主要基于传统的SAR ADC结构进行设计,充分利用SAR ADC结构简单,数字化程度高的特点,针对制约高精度SAR ADC精度的主要原因,电容阵列构成的DAC输出线性度低,在以往研究的基础上提出了一种新的校正方式。首先针对当前高精度SAR ADC的模型进行了细致的Matlab建模,分析多种电容阵列校正方式的优缺点,对各种校正模型的效果进行对比,同时对模型进行数学验证,确定同等情况下消耗资源最少且效果较好的校正方式。其次在确定校正方式之后针对此校正方式设计最优的逻辑电路,最大程度降低数字电路在校正过程中所消耗的芯片功耗。最后分析高精度SAR ADC常见的问题,例如采样开关的时钟馈通,电荷注入,寄生电容等问题,参考相关论文,依次解决相关问题。同时分析各种比较器结构对于SAR ADC的精度影响,使用合适的结构,在功耗允许的情况下达到合适的所需精度。最后比较电容阵列的各种翻转逻辑,根据所消耗的数字逻辑资源,所需翻转电容的位数,电容大小等要求,确定合适的翻转方式。最终综合各种限制因素,使用了基于MCS(Merged Capacitor Switching,组合电容翻转)全数字电容校正逻辑,利用前台自校正的方式提高芯片的性能。最终设计的14bit SAR ADC通过0.18um下的前仿验证,可以达到100KHz采样率时12.33bits的有效精度,相对于未经校正时9.81bits的有效精度,在使用较少资源,基本不增加芯片功耗的情况下提高了芯片的性能,验证了自校正电路的有效性。