本文主要是利用不同外场条件下的直流和交流测量技术，借助于不同的理论分析手段，针对最近比较热门的两种新型半导体材料：硅量子点材料和氮化铟材料，研究了三种不同的结构--硅量子点/单晶硅异质结二极管结构，InN薄膜结构，InN/GaAs界面的电子输运特性。 通常情况下，由于异质结电子导带不连续性，异质结界面上会存在电子沟道和二维电子气。我们的研究对象——硅量子点/单晶硅异质结界面上也同样存在二维(2D)电子气体，其面密度约为1011cm-2。硅量子点本身是零维(0D)电子结构。很显然，硅量子点/单晶硅异质结是一个3D-2D-0D的电学体系。这些2D和0D低维结构的存在会导致该异质结在低温下表现出量子特性。低温下的伏安特性(I-V)曲线直接展现了量子共振隧穿峰的存在。值得注意的是，虽然有很多成熟的理论[例如Matveev-Larkin(ML)理论]曾成功的解释了大量低维体系中的共振隧穿现象，但是他们主要研究给定态间的共振隧穿，不能清楚的解释我们这样一个3D-2D-0D体系中共振隧穿峰的根源和隧穿机制。因此我们需要根据量子输运理论，建立适用于硅量子点/单晶硅异质结的共振隧穿二极管(RTD)模型来解释该异质结伏安特性曲线上观察到的共振隧穿现象。 我们在基于自洽势计算和转移矩阵方法的量子输运理论框架下，综合考虑了电荷贡献，界面电子的积累，电子-电子相互作用等因素，建立了共振隧穿二极管模型，并对磷烷掺杂比为0.1％，p型单晶硅掺杂浓度为1.0×1016cm-3的硅量子点(n)/单晶硅(p)异质结伏安特性曲线上观察到的共振隧穿峰进行了理论模拟计算。理论模拟时所需要的能带参数皆来自文献报道和该样品实验测定结果。X射线衍射(XRD)和拉曼实验测量给出了硅量子点薄膜内量子点的晶粒尺寸和晶态比，而电容-电压(C-V)实验则给出了异质结能带中的重要能带参数——能带偏移，量子阱势垒宽度和高度皆来自于文献的报道。理论计算不仅成功模拟了实验中的共振隧穿特性，揭示出该异质结I-V中的共振隧穿峰源于电子从三维(3D)-二维(2D)的共振隧穿，还表明异质结两侧掺杂浓度的改变对共振隧穿特性影响很大，即由掺杂浓度造成的二维及零维态能级位置不同会改变异质结共振隧穿特性。 借助于顺序隧穿理论，理论计算结果进一步阐述了二维和零维态能级相对位置变化对隧穿电流的具体调控过程。量子输运理论计算表明适当改变异质结两侧掺杂浓度可以调控二维(2D)—零维(0D)隧穿峰的位置以及隧穿峰产生(消失)。我们能够在磷烷掺杂比为0.8％，p型单晶硅掺杂浓度为7.6×1014cm-3硅量子点(n)/单晶硅(p)异质结伏安特性曲线上可观察到双峰共振隧穿结构(3D-2D和2D-0D)。掺杂浓度的这种调控可以给RTD器件提供必要设计参数。此外，我们还在硅量子点(n)/单晶硅(p)异质结二极管伏安特性曲线上观察到了周期性的负微分电导峰，并指出这种周期性的负微分电导峰源于中性区纳米点层中电子的不断耗尽与积累，即缘自于量子点内零维—零维(0D-0D)的共振隧穿现象，从而进一步完整的阐述硅量子点(n)/单晶硅(p)异质结内所有与低维态相关的共振隧穿机制。 其次，我们还详细研究了不同生长条件下射频磁控溅射法在砷化稼(GaAs)衬底上得到的氮化铟(InN)薄膜的载流子输运特性。变温I-V实验表明InN薄膜的电导随温度降低而增大，并在低温时趋于常值。低温下由于中性杂质散射占主导低位，电导值基本不随温度改变。我们发现室温—低温段电导随温度的反常变化行为可以通过晶界势垒模型来解释。由于InN薄膜内含有较多的位错，因此在晶界内形成的缺陷态能够俘获一定数量的自由载流子，并在晶界处形成具有一定高度的晶界势垒，从而部分阻碍了自由载流子在薄膜内部的运动。由于缺陷浓度较高，InN薄膜内部晶界势垒高度较低，这种较低的晶界势垒高度将会造成InN薄膜电导随温度降低而逐渐增大这样反常的电导—温度行为。 晶界势垒模型不仅可以用来模拟电导随温度的变化关系，指出InN薄膜内这一反常变化行为的根源，还可以用来模拟势垒高度随偏压的变化关系，指出一定偏压下InN薄膜内部的动力学输运机制及势垒高度随偏压变化的趋势和根源。实验结果和理论的自洽计算结果都表明随着偏压的增大，势垒高度将逐渐减小，直至大的偏压下势垒高度的消失。这是因为在弹性碰撞输运的情况下，电子所有的势能都转变为动能，当动能超过阈值能量(由材料的带隙及电子和空穴的有效质量决定)时，n型InN薄膜中的电子能够撞击离子化价带中的空穴，从而产生电子空穴对。作为少数载流子的空穴在电场力的作用下运动到界面处，部分空穴在扩散过程中被俘获在界面处，微晶界面处空穴的积累补偿了部分屏蔽的负电荷，使得界面处的净电荷密度下降，最终导致了势垒高度的降低，直至在大的偏压下晶界势垒消失。晶界势垒高度随电压的变化关系向我们进一步表明InN薄膜内部载流子输运特性是由于空穴在晶界处的积累决定的。由于晶界势垒是由晶界处缺陷俘获一定数量的载流子后形成的，因此我们根据晶界势垒高度获得了InN薄膜内部的缺陷体浓度值，且发现理论计算值可以得到显微喇曼实验结果的验证。所有这些进一步证实了在室温—低温范围内，磁控溅射生长的多晶InN薄膜内晶界势垒散射占据了主导地位。 本文最后还讨论了由InN/GaAs界面上存在的界面陷阱及界面电荷导致的负电容效应。常温下测得的用射频磁控溅射法在半绝缘GaAs衬底上得到的InN样品其同侧电容-频率关系曲线皆是负值。同侧电极的制作则表明这种负电容特性可能源于InN薄膜本身的贡献、InN/GaAs界面的贡献或二者贡献之和。通过与宝石衬底上InN样品的电容-频率特性比较，我们认为至少有部分的负电容源于InN/GaAs界面，因为二块样品中InN薄膜的电学特性基本相同，且宝石衬底上InN样品负电容值明显小于GaAs衬底上InN样品。均匀半导体模型则向我们表明InN薄膜本身电容较小与测量值相比可以忽略，GaAs衬底InN薄膜中观测到的负电容特性源于InN与GaAs界面的贡献。由于InN与GaAs晶格失配较大，界面上存在大量的界面陷阱，交流小信号存在时，界面陷阱能俘获一定量的电荷，产生偶极子层来调制界面势垒高度，因此势垒高度的变化主要依赖于InN/GaAs界面的载流子俘获与激发。这样的一个过程需要一定的时间，导致势垒高度的变化迟滞于交流电压，最终导致了负电容的出现。 在本文中，我们还通过基于充放电和迟滞电导的暂态电流模型模拟并进一步研究了InN/GaAs界面特性。此模型不仅能成功的模拟InN/GaAs界面的电容-频率特性，还可给出一些与界面陷阱性质密切相关的参数(例如InN/GaAs界面陷阱时间常数约为0.5ms左右)。这些界面参数与生长条件的关系表明界面特性与生长条件、薄膜质量密切相关，薄膜质量较好的样品其界面陷阱和界面电荷较少。