随着网络技术的迅猛发展,网络数据交互变得愈加频繁与复杂,10G以太网也开始了大规模的应用。网络的升级在带给用户便利的同时,也带来了信息泄露和窃取等隐患,使网络数据安全受到威胁。因此,为了使网络通信中的用户信息能够得到有效的保护,急需研究和开发网络报文高速加解密系统。针对数据安全传输的设计和实现有多种方式,从简单低成本的单片机设计,到较为复杂的嵌入式软件设计,再到基于硬件描述语言的现场可编程门阵列（Field Programmable Gate Array,FPGA）设计,均可实现数据保护的功能。FPGA设计方案因具有并行化、设计灵活以及可重复编程的特点在以太网网络安全的设计和实现中具有独特的优势。因此,本文基于FPGA开发平台,研究了10G以太网协议相关的网络报文处理方法,以及高级加密标准（Advanced Encryption Standard,AES）算法以实现对网络报文的保护。基于相关技术的研究,本文使用verilog硬件描述语言设计了网络报文高速加解密系统,系统的发送端从报文中提取明文序列进行数据加密,用加密后的密文替换原始数据,再将新的以太网报文发送出去;系统的接收端识别10G以太网网络报文,再完成解密工作从而得到明文数据。本文的具体研究内容和成果主要如下:（1）针对10G以太网报文的协议处理,设计了系统发送和接收报文的优化流程,并利用混合并行连接循环冗余校验（Cyclic Redundancy Check,CRC）算法对加密后的报文进行校验,从而完成以太网格式报文的生成。（2）为了增强系统的灵活性,本文面向多用户的需求设计了多队列的数据处理模式,通过系统控制模块完成多队列参数的配置;设计了调度和流量控制模块以完成每条队列独立精细的吞吐率控制;采用了分时复用的设计模式完成多队列数据的处理,在仅增加少量逻辑资源的情况下提高了系统的灵活性。（3）针对10G以太网协议中的AES加解密,本文对AES采用了计数器（Counter,CTR）分组模式以解决以太网报文在加解密时出现的报文长度增加的问题;设计了优化后的流水线流程,以增加AES数据吞吐率,使其能够支持高速网络报文。最后使用了Modelsim软件搭建仿真平台对系统进行仿真验证以及对FPGA进行编译和设计实现,实验结果证明了本文设计的系统能够稳定完成10G以太网网络报文的加解密工作,为解决高速网络报文的信息安全问题提供了一种有效方案。