本文针对面向SOC测试中的BIST设计功耗与时间优化、测试访问结构和核测试包封结构优化以及高层次可测性设计优化等问题，进行了深入研究，在现有面向测试设计的基础上，提出了一系列解决这些问题的有效方法。这些问题都是近年来基于IP核结构SOC测试中的研究热点，也是本文的研究重点。 由于SOC采用了基于IP核的设计方法，出于保密和复用设计的考虑，一般无法或不容易详细了解IP核内部的具体电路实现。而BIST结构内建了测试码生成器与测试响应分析器，可以在模块内部完成测试，并且基于随机测试码产生器的BIST结构简单，容易实现，因此采用BIST测试结构是比较好的选择。但BIST测试结构有这样一些缺点：采用随机测试时，测试长度过长；对某些随机测试难测的故障，不容易达到满意的故障覆盖率；由于随机测试矢量之间的相关性不强，使电路测试时的状态转换频繁，产生过高的测试功耗等。 针对随机BIST测试的缺点，本文提出采用多加权集随机测试码生成与基于状态转移概率计算的加权值选择算法优化BIST设计。基于多加权集的BIST测试对于随机矢量难测故障非常有效，因而能减少测试长度，节约测试时间。在此基础上，再对生成的加权集进行选择可以有效地优化BIST连续测试矢量的相关性，使得测试功耗得以进一步优化。 此外，本文还研究了在SOC中的多个BIST的测试调度过程，提出了基于多相时钟的BIST测试调度算法，将各BIST模块合理分配到测试时钟的多个相位上。算法同时考虑了测试功耗的约束条件，通过遗传算法优化BIST测试调度过程，使得总测试时间能得到整体上的优化。 在SOC中应用IEEE P1500测试设计规范以及其它类似的测试设计技术，确定核测试包封设计、测试控制机制以及测试访问机制，实现测试结构框架的方法已经被普遍采用。在这种框架结构之下，测试资源的分配和测试调度的优劣将直接影响到SOC整体测试的效率。基于测试总线的测试结构设计包括对各IP核测试总线分配技术、TAM的设计技术以及相应的测试调度，为了能获得最优的测试时间，必须给IP核合理地分配SOC测试总线，并将测试访问机制的设计与IP核测试包封设计统一起来，在测试资源和测试功耗的约束下，在有效的调度算法配合下给出所有IP核的优化测试方案设计。 为此，本文提出了一种改进的SOC测试访问机制与测试包封同时优化的设计方案。在SOC外部测试端口数目的限制下，通过在IP核测试包封设计过程中计算测试效率因子，选择测试时间最少的测试连接方法，从而优化IP核测试包封的扫面向系统芯片测试的设计优化技术研究描链与测试访问机制连接。随后为了满足测试功耗的约束条件，通过实施有效的测试调度，使测试时间最终得到优化。 进一步，本文还利用多目标优化算法对测试结构设计进行优化。这一算法将测试资源与测试时间等作为模型优化的多个目标，对Soc的整体测试结构实施设计优化，通过对测试资源进行合理的分配和相应的测试调度，最终得到全局优化的资源配置以及满足功耗约束的测试时间优化结果。 SOC的设计不断向更高层次的设计方法发展，设计者比以往更加关注系统级、行为级和RTL的设计。高层次可测性设计的研究重点是:从系统角度划分电路及其测试的层次，从更大模块的宏观角度对测试生成和测试结构进行优化设计，尽量减少底层可测性设计与系统设计矛盾所带来的设计反复。本文对高层次可测性设计优化问题进行了探讨，提出了一种基于RTL的BIST设计优化方法，这种方法通过对时序元件的提取，以及时序深度的分析，对电路进行划分，从而生成高层次设计条件下优化的B工ST结构。文中还介绍了发展中的系统级可测性设计优化问题，以期引起进一步的关注。 最后，结合自行设计的视觉处理Soc框架，对其可测性设计部分进行了针对性的讨论和说明。另外，通过对乘法器IP核的可测性设计实例，详细给出了一种具体的通用IP核可测性设计结构。 以上的算法和设计研究，都经过了标准的Benchmark电路或实际电路的模拟验证。实验结果表明，本文所提出的优化算法和测试结构具有一定的先进性和良好的实用价值。关键词:系统芯片，可测性设计，测试优化，测试访问机制，内建自测试