近年来Delta-Sigma ADC(Delta-Sigma模数转换器)由于其良好的性能,得到了广泛的应用。其模拟调制器采用了过采样和噪声整形技术,从而将噪声调制到高频,大大降低了带内的噪声水平。从而提高了信噪比。为了滤除被调制到带外的高频噪声,数字滤波器的作用则凸显了出来。由于数字滤波器在整个ADC中占据了主要的面积。因此,缩减数字滤波器的硬件开销则成为了主要的研究方向。本文在HHNEC 0.5μm工艺下,对Delta-Sigma ADC中级联数字滤波器进行设计。数字级联滤波分别由CIC(级联积分梳状)滤波器、CIC补偿滤波器及两级半带滤波器构成。将CIC滤波器放在采样率比较高的第一级有利于获得较好的阻带衰减且不易发生混叠。由于其幅频特性通带内有衰减,因此第二级采用了CIC补偿滤波器来补偿其通带衰减。最后,采用两级半带滤波器可以得到较窄的过渡带和平坦的通阻带特性。CIC滤波采用了改进的直接型降采样结构,CIC补偿滤波器则采用了二阶内插多项式的结构,而半带滤波器采用了基于多项分解的原型滤波器和子滤波器的结构。在缩减硬件开销方面,除了采用的各级滤波器结构上具有一定的优势之外。其中对加法器,系数等也进行了处理。系数采用了CSD码,将乘法转换成了移位求和的形式,缩减了硬件开销。而加法器采用了专用的加法器代替通用加法器,通过缩减加法器位数,减小了硬件开销。为了更好地实现数字级联滤波器,进行了行为级建模及仿真、RTL代码编写及仿真、综合、自动布局布线、静态时序分析及后仿真等。最后,将模拟调制器和数字滤波器的版图进行整合。并进行IO布局。得到了最终的版图。在6.144MHz的采样频率下,数字滤波器实现的降采样率为64,奈奎斯特带宽为96kHz,通带截止频率为44kHz,阻带截止频率为52kHz。得到的信噪比为105.7dB。最后,得到的总面积为4455×4455μm~2,其中包括模拟调制器、数字滤波器及IO。