【摘 要】
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数字化时代的今天,多核DSP芯片在市场上有着广泛的应用。其中,外部总线接口单元（EBIU）作为多核DSP芯片中连接外部总线的模块,在外部总线的仲裁及数据交互中起着重要的作用。DSP运行时,多个核往往要协同工作,EBIU中的仲裁机制解决了外部总线的资源分配问题。传统EBIU多采用简单的分布式仲裁机制,随着内核数量增多,总线仲裁出错的概率也随之增大。因此设计出一种带有高容错纠错机制的EBIU,对后期D
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数字化时代的今天,多核DSP芯片在市场上有着广泛的应用。其中,外部总线接口单元（EBIU）作为多核DSP芯片中连接外部总线的模块,在外部总线的仲裁及数据交互中起着重要的作用。DSP运行时,多个核往往要协同工作,EBIU中的仲裁机制解决了外部总线的资源分配问题。传统EBIU多采用简单的分布式仲裁机制,随着内核数量增多,总线仲裁出错的概率也随之增大。因此设计出一种带有高容错纠错机制的EBIU,对后期DSP芯片多核化的发展有着重要的意义。本文针对多核DSP中外部总线仲裁稳定性不足的问题,通过分析比较传统EBIU仲裁架构,提出一种仲裁纠错机制,使外部总线判定结果更加准确,有效降低了由仲裁引起的运行故障。其次基于轮询优先级仲裁算法,完成了仲裁模块的设计,进一步增强多核DSP中仲裁的准确性,优化外部总线资源的分配。文中结合仲裁纠错模块,基于EBIU接口协议,设计了AXI接口模块、外部总线接口模块、SDRAM控制器等一系列组件,完成EBIU的设计工作。针对仲裁场景难以验证的问题,基于UVM方法学完成验证平台的搭建。并基于SVA（System Verilog Assertion）及CDV（Coverage Driven Verification）等验证技术,利用大量特定激励模拟多种仲裁场景,完成所设计EBIU代码的功能验证工作。本文采用Verilog HDL语言完成EBIU的RTL级设计,并利用UVM验证方法学搭建验证平台,在Questa Sim软件平台上完成对EBIU设计代码的验证。最终功能覆盖率达到100%,充分验证所设计代码的功能完整性。之后基于QUARTUS II平台上进行了FPGA原型验证,在SMIC180nm CMOS工艺环境下进行DC综合和ICC布局布线,完成版图及后端时序分析。相比于传统EBIU,在一般情况下,稳定性提高了约10%;突发情况下,纠错容错能力提高了约53%。总体运行稳定性大幅度提升。
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