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在数字音频技术中,传统的脉冲编码调制(Pulse code modulation,PCM)技术主要通过增加量化比特数来提高信噪比(Signal-to-noise ratio,SNR),这显然对后端模拟电路的性能提出了非常高的要求。直接比特流数字(Direct stream digital,DSD)编码技术只需单比特量化就能获得非常高的信噪比,同时又能缓解后端模拟电路的复杂度,因此成为目前研究的热点之一。本文围绕DSD编码技术以及数模转换电路的设计展开研究,主要工作如下:(一)为了解决低速率DSD信号存在的近端(20kHz~200kHz)噪声功率过大而导致输出信噪比下降问题,提出了一种基于DSD信号的升频算法。单比特DSD信号先经过数字低通滤波器(Low-pass filter,LPF)转换为多比特DSD信号。然后经过内插完成对多比特DSD信号的升频。最后经过Δ-Σ调制器,将多比特DSD信号重新恢复为单比特DSD信号。仿真和硬件测试结果表明:升频后DSD信号的近端噪声功率明显低于原DSD信号;在信号基带内(0~20kHz),两者的频谱保持一致,信号精度没有损失。(二)对Δ-Σ调制器进行了理论研究以及硬件实现,设计并完成了一款三阶单比特量化结构的Δ-Σ调制器。通过对噪声传递函数(Noise transfer function,NTF)的零点进行优化,提高了信噪比;对其极点进行优化,提高了稳定性。最后通过根轨迹法对调制器中各个结构系数进行进一步优化,从而限制了调制器中各级积分器的输出幅度,大大降低了硬件实现的难度。仿真和硬件测试结果表明:当输入信号带宽为20kHz,采样频率为22.5792MHz,调制器的峰值信噪比能达到146dB,有效比特数为24比特。(三)对后置滤波器进行了理论研究以及硬件实现。后置滤波器主要包含有半数字有限冲激响应(Semi-digital finite impulse response,SDFIR)滤波器和四阶有源模拟低通滤波器。通过对时钟抖动的建模,研究了时钟抖动对SDFIR滤波器性能的影响。仿真和硬件测试结果表明:SDFIR滤波器具有良好的抗时钟抖动性能。同时针对硬件电路中存在的偶次谐波问题,给出了一种差分电路,有效抑制了偶次谐波。数模转换电路设计完成后,进行硬件测试,测试结果表明:当输入信号幅度为满量程(Full-scale,FS)的50%时,最后输出模拟信号的信噪比能达到约90dB。