移动互联网的日益发展，对移动智能终端的性能需求越来越高，直接带动了其核心的系统芯片（System on Chip,SoC）性能的快速提升，促进了SoC芯片从传统的低功耗、低性能向高性能、高能效转变。当前降低工作电压已成为提高CMOS电路能效的主要方法，研究表明，在如今的先进工艺中，电路最高效能点出现在近阈值工作区域附近。但是随着电压的降低，标准单元特性受工艺偏差、电压偏差和温度偏差的影响越来越大，其中受工艺偏差的影响尤为显著，因此建立一套近阈值高能效抗工艺偏差的标准单元库十分重要。　　本论文主要工作首先介绍各种偏差对逻辑单元性能的影响，重点分析工艺偏差对静态电路和动态电路性能的影响，得出动态电路受工艺偏差影响程度是静态电路的两倍，其中与反馈回路有关的保持晶体管是引起动态电路性能偏差的主要因素。然后介绍组合逻辑单元和时序逻辑单元的高能效抗工艺偏差的设计，组合逻辑部分的设计主要是通过调节宽长比，增大晶体管尺寸达到高能效抗工艺偏差的目的;时序逻辑部分首先介绍新型触发器S2CFF（Static Single-phase Contention-freeFlip-Flop）的结构，然后利用逻辑功效模型优化S2CFF的性能，利用时序失效模型优化S2CFF的抗工艺偏差能力。最后利用ISCAS89测试电路和SHA-256芯片进行单元库的验证。除此之外，为了满足多种设计需求，本论文不仅设计了组合逻辑单元和时序逻辑单元，而且还对每一单元进行不同驱动系数的设计;在进行版图设计时，采用新的版图设计方法，以减少面积消耗;版图设计完成后，本文还进行了单元信息库和Verilog模型的设计。　　本文在SMIC40nm工艺下完成近阈值抗工艺偏差标准单元库的设计，并应用于验证电路中，得到相比采用SMIC单元库时电路的性能、抗工艺偏差和能效的收益。(1)应用于时序基准测试电路集(ISCAS89)中的七个电路中，得到11.54％～25.26％的性能收益、8.42％～24.19％的抗工艺偏差收益和17.7％～26.6％能效收益。(2)应用在SHA-256解码芯片中，对应正常电压和近闽值电压点，性能收益为5.2％和12.35％，抗工艺偏差收益为10.45％和13.08％，能效收益为8.02％和10.78％。