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随着通信、雷达技术的不断进步,对其关键技术即频率综合器的性能要求也越来越高,工程应用中总是希望能有一个性能优良、成本适中的频率源。现代频率综合器主要基于倍频、DDS、锁相环等基本电路技术来实现的。本文针对低成本、低相噪、极小步进的要求,采用单片机控制的基于Delta-Sigma数字调制原理的分频器与鉴相器,实现了所要求的频率综合器的指标。同时,又对另一种DDS在前端激励锁相环的方案进行了尝试,作为前一种方案性能的纵向比对。现代频率合成技术引进了数字调制中的Delta-Sigma理论,使得锁相环可以在不改变参考频率的前提下,获得小数倍频的输出,从而取得极小的频率步进。针对这一点,本文首先对Delta-Sigma理论进行了深入探究和讨论,并分析了环路带宽的影响以及相位噪声的优化与改善小数分频的杂散之间的矛盾。接着论文以芯片HMC700为核心,根据具体的课题情况搭载了由HMC506VCO,低噪声运算放大器AD797以及若干低压差稳压源组成的高阶环路,并配置外设键盘模块和液显模块1602,完成了X波段Delta-Sigma频率综合器电路的设计。论文完成了该电路的调试工作,完成的X波段频率综合器采用10MHz为参考,输出功率约10dBm,调谐范围为8GHz到8.22GHz,最小频率步进为1KHz,鉴相杂散抑制大于50dB。输出频率为10MHz的整数倍时,典型相位噪声值优于-89dBc@10KHz,这与根据手册估算出的极限相位噪声值相当。当输出频率的步进取到1KMz时,典型的相位噪声优于-75dBc@1OKHz,近端的小数杂散已经淹没在相位噪声中不可见,能满足大多数方面的应用和需要。之后文章介绍了频率综合器中的常见方案DDS激励PLL,分析了它的原理并对这一方案作了实物尝试,以便和Delta-Sigma调制的锁相环进行一个横向上的对比。研究发现,尽管理论上DDS的输出可以获得比较好的相位噪声,但是实际上DDS输出的频谱相位噪声很难做到极好。实际做出的DDS输出相位噪声的典型值在输出250MHz时为-96dBc@10KHz,杂散抑制大于65dB,这样的相位噪声水平导致后端锁相环的相位噪声性能不够好。文章末尾对全文工作做了总结。