随着硅集成电路工艺的发展,由于特征尺寸的持续缩小,基于减少RC延迟、增强抗电迁移能力和降低生产成本等诸多需求的考虑,微电子产业已经逐渐转向采用铜(Cu)作为标准的互连导体材料。目前,建造一座12英寸(300mm)晶圆厂的成本数以十亿美元计。而在12英寸晶圆的制造工艺中,超过50%的生产成本来自于超大规模集成电路的互连,这个比例还在不断地上升。与此同时,超过80%的缺陷和成品率损失与互连有关,因此铜互连的可靠性也就成为制造中最重要的问题之一。随着铜线特征尺寸越来越小,线上承载的电流密度则越来越大,因此电迁移——这一由高密度电流所引起的金属互连线中最重要的可靠性问题——变得日益严重,需要在生产中进行仔细地监测和控制。但是在诸如SWEAT法等加速试验条件下得到的结果,因为已经与用户真实环境下的失效机制不同而受到质疑。更进一步,由于无法区分开电流拥挤与背应力(back-stress)的影响,传统的Blech结构也显得力不从心。因此迫切需要发展新的测试结构和监测手段,来高效地测量由电流拥挤所造成的铜互连可靠性下降问题。本文提出了一种新的测试结构(Slit结构,简称S结构),通过实验、理论推导和有限元分析,对铜与TaN扩散阻挡层界面的电流拥挤效应对电迁移致质量输运特性的影响进行了研究分析。在实验原理方面,以标准铜工艺为基础,我们在铜互连线上通过湿法刻蚀去除一小段铜块(3μm),然后再用SiC覆盖层包覆作为测试试样,放在晶圆级探针台上进行电迁移实验,观察到试样电阻在很短的时间内增大;而聚焦离子束(FIB)测量结果表明,在铜与扩散阻挡层的连接点(电子流出一端)出现了明显的空洞(void)的成核与快速生长。由于S结构试样铜线两端分别接到面积很大的焊接盘,以及我们只研究空洞快速生长的一端,所以可以忽略背应力的影响,从而能够比传统的Blech结构更方便地直接观察到电流拥挤对电迁移致质量输运的影响。