本文基于相干布局囚禁(CPT)现象,设计并实现了基于FPGA的小型集成化原子钟的电路系统方案。文中介绍了相干布局囚禁现象产生的机理,并详细阐述了基于此原理所设计的CPT原子钟模块。在此基础上,文中针对每个电路模块的功能,确定了具体的电路实现方案,最终完成了硬件部分的调试和软件部分的编程控制。硬件部分的构成主要包括电流源的设计,射频输出模块的设计,光电探测的设计和ADDA采样模块的设计。软件部分编程包括对系统数字芯片的控制,反馈控制程序的编写,寻峰和锁定的判断等,整体系统只由一片FPGA芯片进行控制编程。最后,对调试完毕的整个原子钟系统进行了稳定度的测量。其百秒稳和千秒稳可以达到10-11量级。　　本文的主要工作内容和创新点有如下几条:　　1.根据CPT原子钟的设计原理,调研并确定了最终的芯片选型,完成了总体的电路设计。电路板总体体积小于50cm3。遵循了小型化原则。　　2.遵循集成化原则,系统所有编程都采用一片FPGA实现。本文完成了所有编程工作,并尽可能将反馈控制算法集成到FPGA内部实现,为芯片级原子钟打下了基础。　　3.系统在调试完成之后,可以实现上电自动启动,自动寻峰,自动锁定。整个过程不需要进行任何外部操作。