【摘 要】
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该文根据当前CPLD(复杂可编程逻辑器件)的发展,对FLEX10K系列CPLD的结构进行了深入的讨论,提出用CPLD设计匹配滤波器.基于该器件中查找表结构的特点,可以将设计中出现的乘法
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该文根据当前CPLD(复杂可编程逻辑器件)的发展,对FLEX10K系列CPLD的结构进行了深入的讨论,提出用CPLD设计匹配滤波器.基于该器件中查找表结构的特点,可以将设计中出现的乘法转化为查表算法,为更进一步节省器件资源,采用折叠滤波技术设计并行匹配滤波器.该论文使用VHDL语言设计了一个输入数据宽度为8位,输出数据宽度为16位,过采样率为4的并行匹配滤波器,通过EDA-IV型开发系统将设计硬件编程到FLEX10K芯片中,并在MAX+plus Ⅱ开发环境进行了仿真分析.
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