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在数字示波器、软件无线电技术、雷达系统等应用场合,电子系统的工作频率已达GHz水平。作为电子系统的核心模块,ADC的速度精度性能已经成为其整机性能提升的瓶颈。在ADC的众多实现结构中,折叠插值结构在实现超高速、高精度方面具有良好的潜力,但是由于采用了许多开环模块,精度指标对工艺偏差十分敏感,因此必须引入校准技术对误差和非理想因素进行检测和补偿,保证高精度性能的实现,这将是本文的核心议题。本文首先对折叠插值ADC及其校准技术的研究现状进行了详细的调研,明确了折叠插值结构的潜力和校准技术在其高性能实现方面的必要性,根据指标要求,采用了一种双通道时间交织级联流水折叠插值架构。再次,根据提出的架构,分析了存在于通道内的误差和通道间的误差,针对这些误差,研究了现有的各种校准技术,以及信号完整性问题,为本论文ADC校准方案和校准电路的设计做好了技术的积累。最后,针对通道内的失调失配误差,设计了基于电流舵DAC的校准电路和相应的前台自校准方案及流程,消除了工艺偏差带来的过零点偏移对ADC精度的影响；针对通道间采样时间失配误差,巧妙地将误差的校准问题转变为占空比检测问题,并设计了基于连续时间积分器的自校准电路,降低了采样时间失配误差对ADC动态性能的影响；为应对芯片输入信号完整性问题,将阻抗匹配电阻内置于芯片中,并设计阻抗修调电路以保证其精度。本文基于TSMC 0.18um CMOS工艺设计了针对10bit 2GSPs ADC各个校准电路,并利用Cadence Spectre进行电路设计和仿真。仿真结果表明,设计的电流舵DAC校准电路的校准步长小于1LSB,分辨率为7位,足以满足双通道的模拟通路失调失配的校准要求；时钟失配电路在时钟频率为2GHz时,时间交织采样时钟沿出现100ps的偏差时,在2us内,可将采样时间失配误差调整到0.1ps内;输入阻抗匹配电阻修调电路使得差分输入阻抗稳定在100Ω±1.7%,达到了设计要求。