随着云计算、以太网、移动互联网的快速发展,人们对高速传输信息的愿望越来越强,而数据传输速率越高,对串行链路的信号完整性挑战性越大。在大多数系统中,因通信信道带宽的有限性、串扰、反射、抖动等因素导致链路整体性能下降,这些已经变成了提高速率的关键瓶颈。为了确保总体链路的低成本,通常不会去改变信道的材料,而是从链路体系结构方面进行改进和研发,这对超高速串行链路的均衡技术及关键芯片设计提出严峻挑战。本文对超高速串行链路的均衡技术展开了深入的研究,并研究内容进行了仿真、分析,设计了多块高速均衡器芯片,并流片验证。本文首先分析了严重影响高速串行链路信号完整性的趋肤效应、介质损耗、串扰、抖动和反射的机理和各种均衡技术的原理,同时讨论了不同速率下串行链路收发器的结构。本文对比了NRZ信号、PAM-4信号和Duobinary信号的特性,并对于速率达25 Gb/s NRZ信号的串行链路,通过仿真分析了各种因素对链路性能的影响。本文还将FIR滤波器与信道结合构建了基于Duobinary部分响应信号的均衡器,通过链路仿真方式确定了发送端FIR滤波器的抽头个数及抽头系数,为后文高速均衡器的电路设计奠定了坚实的理论基础。在对Duobinary部分响应信号均衡器链路仿真的基础上,本文采用0.18μm CMOS工艺设计了基于Duobinary信号的10Gb/s均衡器。其中,针对有源延时单元的带宽问题,采用源级电容衰减技术来设计延时单元,针对有源延时单元的延时精度易受工艺、电压和温度影响问题,采用了负载电阻校准技术和可变电容校准技术来提高不同工艺角下群延时的平坦度。在此基础上对设计的6抽头FIR滤波器进行了流片验证,测试结果表明,10Gb/s理想PRBS31信号经过FIR滤波器芯片和奈奎斯特频率处损耗达16.25 dB的FR4背板信道之后,得到的信号为较为理想的Duobinary信号。针对损耗较大的高速链路,本文采用0.13μm BiCMOS工艺,设计了高速自适应CTLE+自适应DFE的组合均衡器,其中带中频补偿的自适应CTLE将频率补偿范围扩展到中频段,弥补了传统CTLE仅能在低频段和高频段补偿,无法在中频段补偿问题,有效地消除了脉冲响应的拖尾,提高的眼图张开度,这同时也降低了DFE的负担。为提高DFE的自适应能力,采用全模拟电路实现的LMS算法能够保证DFE抽头系数的实时更新,同时采用半速率预处理结构DFE来降低关键反馈路径的延时。所设计的高速自适应CTLE+DFE组合均衡器的测试结果表明,经过罗杰斯背板的信号经组合均衡器芯片均衡后最高速度达到33Gb/s,眼图张开度良好,能够有效补偿的损耗量达22dB。为了探索25Gb/s及以上的高速串行信号在背板等高损耗信道传输的信号完整性问题,本文还研究了基于序列检测的,且能够在高速率和低误码率(BER)之间取得折中效果的部分响应最大似然(PRML)均衡。针对PRML均衡存在滤波器系数需通过自适应DFE获取而导致资源浪费的问题,本文研究了基于噪声预测的PRML,即NPML,在PR2的基础上,通过噪声预测的方式获取部分响应滤波器的系数。并通过仿真分析了DFE,PRML和NPML均衡的性能及硬件资源消耗,为今后的部分响应最大似然均衡提供了理论和实践基础。本文最后还研究了PRML均衡的主要模块Viterbi译码器的实现方法,通过将连续的数据流转化为独立数据块,块与块之间并行执行的独立前向滑动块技术,来提高Viterbi译码器的数据处理能力。针对独立前向滑动块的ACS递归结构无法引入流水线技术的问题,本文从位级角度,采用改进的部分全加器构建“加”与“比较”并行的ACS结构,以缩短关键路径的延时。最后对设计的基于ACS展开结构独立前向滑动块和ACS递归结构的独立前向滑动块进行了综合和仿真,综合结果显示,前者的时钟频率达500MHz,后者为210MHz。本文的研究内容对今后超高速链路的设计有重要的理论和实际意义,不仅能够推动超高速通信系统的进一步发展,对我国高速通信集成电路设计也起到有力的促进作用。