串行级联编译码的设计与FPGA实现

来源 :哈尔滨工业大学 | 被引量 : 0次 | 上传用户:wang_fly
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通信的最基本要求是有效性与可靠性,纠错编码技术是保证通信可靠性的重要技术之一。带交织器的RS(Reed-Solomon)码与卷积码组成的串行级联编码方案具有优良的抗误码性能,能够有效的纠正随机错误与突发错误,被广泛应用于卫星通信、移动通信以及数字电视广播系统中。本文首先分析了卷积码与RS码的基本原理,包括基本概念、表示方法、编译码原理并给出了卷积码与RS码在AWGN(Additive White Gaussian Noise)信道下的误码性能曲线;然后针对级联码的组成讨论了卷积码参数选择、交织深度选择以及RS码的选择对于级联码抗误码性能的影响,给出了本文级联码方案在Matlab平台上、AWGN信道下的误码性能仿真曲线。结合仿真中参数选择情况,在FPGA的实现过程当中,采用了自顶向下的设计方法,在卷积码部分研究了卷积码编码器实现、维特比译码器实现、交织与解交织器的实现;在RS码部分研究了RS码编码器与RS码译码器的实现,其中针对RS译码器研究了伴随多项式计算、Berlekamp-Massey算法,并应用钱搜索算法与福尼算法计算错误位置多项式与错误值多项式。给出了各部分通过Altera公司SignalTap II软件获得的FPGA内部各部分信号仿真。最后给出了本文中串行级联码方案的FPGA实现方法,通过仿真验证了该纠错编码方案的最大抗误码能力。在采用Altera公司Cyclone II平台时,该级联码能够实现可用净码流87.44Mbps吞吐率。
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