数据的无损压缩在通信、航天、医疗等各个方面获得了普遍的应用。基于VLSI实现的压缩器由于其速度快、处理能力强而获得人们的重视，成为一个热门的研究领域。本文提出了一种基于LZW算法的硬件实现的无损压缩器。根据LZW算法的特点提出了无损压缩器的体系结构。该体系结构采用了一种并行的字典搜索策略，极大的提高了字串的搜索速度。同时字典被拆分，字典宽度变长，从而节省了存储空间，减少了芯片面积。在此体系结构的基础上用C++实现了一个仿真模型，以此模型证明了功能的正确性。然后压缩器被细分到模块级，并用RTL(Verilog)描述了各个模块。其中层次化的字典模块设计策略使得字典结构清晰合理，并大大减少了代码量。在压缩器的设计中采用了可配置的寄存器来控制压缩器的功能，使得控制部分和数据处理部分明确分工，并且有利于功能的扩展。同时该压缩器体现了DFT的设计思想，提出了一种基于CRC16比较的logic BIST设计策略，有利于功能的全速测试。在设计完成后以VCS基础建立仿真环境，将本压缩器的Verilog代码进行了仿真。仿真结果显示，该设计的压缩器可以正确地以LZW算法实现数据的压缩。用Synplify以Xilinx的Virtex4为目标器件综合了本设计的RTL代码，证明资源占用情况是可以接受的。并且压缩器工作频率达到了210MHz，总的数据处理能力达到750Mbps。处理性能比软件实现的处理能力快了20多倍，可以同市面上主流的硬件压缩器相媲美。