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本文的主要工作是设计应用于32位嵌入式微处理器的低功耗高速数据和指令片上缓冲存储器(Cache)。本文分析了集成电路的飞速发展对低功耗处理器的要求和片上高速缓存器在SOC系统中的重要作用及其占的大额功耗比例的现状,提出低功耗高速Cache设计的必要性和可行性。最后根据两块Cache的不同功能要求,设计了低功耗与高速的数据和指令Cache。本文从Cache的总体结构着手,针对指令Cache对数据延迟的容忍性强于数据Cache的特点,提出了两相Tag比较结构,降低了指令Cache的功耗,提高了工作速度。同时采用动态电压控制优化了SRAM单元的存储性能,提高了数据的稳定性和可写性。具体的电路设计包含数字部分和全定制部分。数字外围电路的主要作用是提高命中率和降低失效惩罚,本文采用了综合型LFU替换算法提高命中率,另外采用FB优先预取技术和两级写缓存技术减小了失效时读写数据的等待时间。最后用处理器行为模型对Cache行为级模型进行了FPGA仿真验证。Cache全定制设计的主要目标是降低命中时的功耗和访存时间,提高数据的稳定性。本文在现有的Cache低功耗设计方法基础上结合最新的SRAM电路低功耗设计技术,从读操作和写操作两个方向分别采用间歇式预充电技术和电荷循环技术降低读写功耗。对SRAM的读操作提出了间歇式的预充电方案,经过验证,在连续读操作时可以大幅降低SRAM的读功耗。同时成功将电荷循环写策略应用于本文的Cache中,实现了低功耗的Cache写操作。另外采用电压分列控制、浮动电压写、电压反偏等电压控制技术实现了低功耗和高稳定性的Cache读写操作。针对高速电路设计,作者对Cache的一些关键电路如译码驱动电路、自定时电路等结构进行了改进设计,并且采用了适合本文应用的灵敏放大器,减小了Cache的关键路径,进一步提高Cache的工作频率。最后,在SMIC0.18μm CMOS工艺下,对本文设计的32位RISC微处理器的8KB四路组相联的指令Cache模块和数据Cache模块进行电路仿真,并将仿真结果与已有的的组相联Cache进行了功耗比较。